[发明专利]一种APUF电路结构

权利要求书

1.一种APUF电路结构，其特征在于：

所述的APUF电路结构，包括：信号延时抵消模块、上延时模块、下延时模块、上仲裁选择模块、下仲裁选择模块以及最终仲裁器，其中，所述信号延时抵消模块由3个LUT组成，所述上延时模块和所述下延时模块均采用类DAPUF电路，上延时模块包含第一信号链路(A)、第二信号链路(B)、第三信号链路(C)和第四信号链路(D)这4条并行的信号链路，下延时模块包含第五信号链路(E)、第六信号链路(F)、第七信号链路(G)和第八信号链路(H)这4条并行的信号链路；

信号延时抵消模块平均等长地向每条信号链路输入上升沿信号，上仲裁选择模块接收第一信号链路(A)、第二信号链路(B)、第三信号链路(C)和第四信号链路(D)的输出信号；下仲裁选择模块接收第五信号链路(E)、第六信号链路(F)、第七信号链路(G)和第八信号链路(H)的输出信号，上仲裁选择模块对上延时模块中任意两条信号链路的输出信号进行比较后输出上延时模块的最快信号路径和最慢信号路径，下仲裁选择模块对下延时模块中任意两条信号链路的输出信号进行比较后输出下延时模块的最快信号路径和最慢信号路径，上仲裁选择模块和下仲裁选择模块输出的信号路径都通向所述最终仲裁器，最终仲裁器对上仲裁选择模块和下仲裁选择模块输出信号路径差异最大的两者进行最终仲裁。

2.根据权利要求1所述的一种APUF电路结构，其特征在于：

每条信号链路由N个二选一数据选择器串联组成，每个二选一数据选择器有一个信号输入端、一个地址输入端和一个信号输出端；

在第一信号链路(A)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第一信号链路(A)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第二信号链路(B)中的第i+1级数据选择器的信号输入端；

在第二信号链路(B)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第二信号链路(B)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第一信号链路(A)中的第i+1级数据选择器的信号输入端；

在第三信号链路(C)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第三信号链路(C)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第四信号链路(D)中的第i+1级数据选择器的信号输入端；

在第四信号链路(D)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第四信号链路(D)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第三信号链路(C)中的第i+1级数据选择器的信号输入端；

在第五信号链路(E)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第五信号链路(E)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第六信号链路(F)中的第i+1级数据选择器的信号输入端；

在第六信号链路(F)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第六信号链路(F)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第五信号链路(E)中的第i+1级数据选择器的信号输入端；

在第七信号链路(G)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第七信号链路(G)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第八信号链路(H)中的第i+1级数据选择器的信号输入端；

在第八信号链路(H)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第八信号链路(H)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第七信号链路(G)中的第i+1级数据选择器的信号输入端。