[发明专利]CPU取指系统及取指方法

说明书

技术领域

本发明涉及计算机技术领域，尤其是涉及一种CPU取指系统及取指方法。

背景技术

随着微控制器(Micro Controller Unit，MCU)在计算机领域的广泛应用，程序所占用的空间越来越大，这就要求芯片具备更大的存储空间。然而，更大的存储空间意味着成本的上升，为了在功能和成本之间取得平衡，越来越多的厂家选用串行式周边接口(Serial Peripheral Interface，SPI)、双线式串行式周边接口(Dual Serial Peripheral Interface，DSPI)或四线式串行式周边接口(Queued Serial Peripheral Interface，QSPI)的外置Flash，CPU通过SPI、DSPI或QSPI接口访问芯片外部的Flash来进行程序执行。

但是，SPI的接口只有1根数据线，DSPI的接口只有2根数据线，QSPI的接口只有4根数据线，这会在很大程度上限制CPU读取指令的数据量，造成取指瓶颈，使得CPU经常处于等待状态，对CPU的性能造成很大的损失，降低CPU的工作效率。

发明内容

有鉴于此，本发明的目的在于提供一种CPU取指系统及取指方法，以解决现有技术中存在的CPU取指过程存在取指瓶颈，CPU经常处于等待状态，对CPU的性能造成很大的损失，降低CPU的工作效率的技术问题。

第一方面，本发明实施例提供了一种CPU取指系统，包括：CPU、至少两个总线控制器和与所述总线控制器一一对应的至少两个指令存储器；

所述CPU分别与至少两个所述总线控制器连接，用于向各个所述总线控制器发送第一地址范围内的指令地址；

至少两个所述总线控制器分别与其对应的指令存储器连接，当至少两个所述总线控制器中的一个确定所述指令地址位于其取指范围内，所述总线控制器利用预设函数关系式将所述指令地址转换为存储地址，在对应的所述指令存储器内读取存储于所述存储地址处的指令，各个所述总线控制器的取值范围不同且每个所述总线控制器的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器的数量，至少两个所述总线控制器的取指范围组成所述第一地址范围。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，还包括：高速缓冲存储器Cache；

所述Cache设置于所述CPU和至少两个所述总线控制器之间，用于存储接收到的预设数量个指令地址及根据所述指令地址获取的指令，以便当接收到指令地址且所述指令地址为当前存储的预设数量个指令地址中的任意一个时，将存储的根据所述指令地址获取的指令发送给所述CPU。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述Cache内存储指令的数量小于或者等于至少两个指令存储器内存储的指令的数量。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述总线控制器与其对应的指令存储器通过四线式SPI总线连接。

结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述指令存储器为双倍速率同步动态随机存储器DDR。

结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，所述总线控制器和所述指令存储器的数量均为2个。

第二方面，本发明实施例还提供一种CPU取指方法，应用于第一方面的第五种可能的实施方式中，所述方法包括如下步骤：

接收CPU发送的第一地址范围内的指令地址；

判断所述指令地址是否位于其取指范围内；

当所述指令地址位于其取指范围内时，利用预设函数关系式将所述指令地址转换为存储地址，所述总线控制器的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器的数量；

在对应的所述指令存储器内读取存储于所述存储地址处的指令。

结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，所述判断所述指令地址是否位于其取指范围内，包括：

判断所述指令地址是否为奇数地址；

当所述指令地址为奇数地址时，确定所述指令地址位于其取指范围。

结合第二方面，本发明实施例提供了第二方面的第二种可能的实施方式，其中，判断所述指令地址是否位于其取指范围内，包括：

判断所述指令地址是否为偶数地址；

当所述指令地址为偶数地址时，确定所述指令地址位于其取指范围。