[发明专利]全交织SRAM控制器有效
| 申请号： | 201610512930.4 | 申请日： | 2016-07-01 |
| 公开（公告）号： | CN107562657B | 公开（公告）日： | 2020-02-07 |
| 发明（设计）人： | 徐晓画 | 申请（专利权）人： | 北京忆芯科技有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 11572 北京卓特专利代理事务所(普通合伙) | 代理人： | 托娅 |
| 地址： | 100089 北京市海淀*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了全交织SRAM控制器。所公开的SRAM控制器包括多个总线接口以及多个SRAM接口；每个总线接口通过总线网络直接耦合到一个主设备上，每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口从总线网络接收主设备发出的SRAM访问请求，根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口响应于一个或多个SRAM访问请求，选择一个SRAM访问请求，并根据该SRAM访问请求访问SRAM。 | ||
| 搜索关键词： | 交织 sram 控制器 | ||
【主权项】：
1.一种SRAM控制器，其特征在于，包括多个总线接口以及多个SRAM接口；其中，每个总线接口通过总线网络直接且仅耦合到一个主设备上，且每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口用于从总线网络接收主设备发出的SRAM访问请求，并根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口用于响应于一个或多个总线接口发出的SRAM访问请求，选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM；/n其中，总线接口将所接收的SRAM访问请求拆分为同一次SRAM传输大小相一致的多个SRAM访问请求；并且每个总线接口在收到所有拆分后的SRAM访问请求的处理结果后，才从总线网络接收下一个SRAM访问请求；SRAM接口响应于来自多个总线接口的SRAM访问请求，在第一时钟周期内选择出一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM，以及在与第一时钟周期紧邻的第二时钟周期内选择出另一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM。/n
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于北京忆芯科技有限公司，未经北京忆芯科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201610512930.4/，转载请声明来源钻瓜专利网。
- 上一篇：一种存储系统数据卷安全映射管理方法
- 下一篇：CPU取指系统及取指方法
- 同类专利
- 包括非易失性存储器件的半导体存储器模块-201910671518.0
- 崔桢焕;李泰成 - 三星电子株式会社
- 2019-07-24 - 2020-02-14 - G06F13/16
- 本公开涉及包括非易失性存储器件的半导体存储器模块。该半导体存储器模块包括：数据缓冲器，所述数据缓冲器与外部设备交换第一数据信号；非易失性存储器件，所述非易失性存储器件分别通过数据线连接到所述数据缓冲器；以及控制器，所述控制器连接到所述数据线。所述控制器从所述外部设备接收地址、命令和控制信号，并且根据所述地址、所述命令和所述控制信号，所述控制器通过第一控制线控制所述数据缓冲器并且通过第二控制线控制所述非易失性存储器件。
- 数据输出电路、包括其的半导体存储装置及其操作方法-201510569891.7
- 郑夏俊;朴基天 - 爱思开海力士有限公司
- 2015-09-09 - 2020-02-14 - G06F13/16
- 一种数据输出电路，可以包括：第一节点，接收第一选通信号；第二节点，接收第二选通信号；输入控制单元，被耦接至第一节点和第二节点，以及响应于读取命令来接收从通过半导体存储装置的第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。
- 电子设备-201921332849.3
- G·布里亚 - 意法半导体(格勒诺布尔2)公司
- 2019-08-16 - 2020-02-14 - G06F13/16
- 本公开涉及电子设备。一种设备包括可填充有存储器位置的内容的第一缓冲器和第二缓冲器。选择电路被配置为在同时填充缓冲器与顺序填充缓冲器之间选择填充模式。在一些示例中，该设备可以是包括非易失性存储器和处理器的片上系统。
- 非易失性存储器系统或子系统-201880041960.9
- R·N·哈斯布恩 - 美光科技公司
- 2018-06-14 - 2020-02-14 - G06F13/16
- 描述涉及非易失性存储器的系统、装置及方法。可采用非易失性存储器阵列作为芯片上系统SoC或处理器的主存储器阵列。控制器可使用与包含不同页面大小或存取时间要求等等的非易失性存储器操作的特性无关的协议来介接于所述非易失性存储器阵列与所述SoC或处理器之间。所述控制器处的虚拟存储器库可被用于促进所述SoC或处理器与所述非易失性存储器阵列之间的操作。所述控制器可与缓冲器耦合以促进快速数据操作，且所述控制器可经配置以选择性地存取所述非易失性阵列处的数据，以考虑经存储于所述虚拟存储器库或所述缓冲器中的数据。所述控制器、所述虚拟存储器库及所述缓冲器可配置于与所述SoC或处理器分离的一个芯片上。
- 存储设备、操作存储设备的方法以及系统-201910201920.2
- K.帕万库马尔;吴成一;柳鹤洙 - 三星电子株式会社
- 2019-03-18 - 2020-02-11 - G06F13/16
- 提供了一种存储设备、一种操作存储设备的方法和一种系统。存储设备包括存储单元阵列和执行内部处理操作的存储器内处理器(PIM)。在内部处理模式下，存储设备基于存储在存储单元阵列中的内部处理信息通过PIM来执行内部处理操作。当内部处理信息是指示内部处理操作的类型的内部处理操作命令时，存储设备将包括内部处理读取命令和内部处理写入命令的内部处理操作命令输出到主机设备。主机设备向存储设备发出从数据事务命令和内部处理操作命令中确定的优先命令。
- 一种通用闪存存储器主机端芯片装置以及设备-201910838674.1
- 李虎;李国强 - 深圳市德名利电子有限公司
- 2019-09-05 - 2020-02-11 - G06F13/16
- 本发明公开了一种通用闪存存储器主机端芯片装置以及设备。其中，所述装置包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的通用闪存存储器UFS从设备或2*n颗通用闪存存储器UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，同时又提高了读写性能。
- 基于DRAM接口的低延迟融合IO控制方法和装置-201910871844.6
- 魏海霞;邝雨璇;陈朗;林莉 - 北京领芯迅飞科技有限公司
- 2019-09-16 - 2020-02-11 - G06F13/16
- 本发明实施例公开了一种基于DRAM接口的低延迟融合IO控制方法和装置，其方法包括：基于固态硬盘的物理容量构建中央处理器访问的融合地址空间；所述融合地址空间划分为DRAM物理空间和扩展地址空间，并将常用的系统数据存储至所述DRAM物理空间；当所述中央处理器通过预设的融合I/O控制器的DRAM接口访问融合地址空间时，获得待访问数据所对应的目标地址空间标识；根据预设的地址空间标识和地址空间的映射表，以及所述目标地址空间标识，查找所述中央处理器访问的目标地址空间。采用本发明所述的基于DRAM接口的低延迟融合IO控制方法，能够采用双地址空间的方式，提高了数据传输的效率，有效降低服务器中数据访问的延时。
- 一种存储装置的控制方法-201810847385.3
- 吴雯雯 - 吴雯雯
- 2018-07-27 - 2020-02-07 - G06F13/16
- 本发明公开了一种存储装置的控制方法，所述存储装置设置第一接口和第二接口并在两个接口上通过总线实现级联扩容，其内执行以下步骤：步骤S1：监控并获取总线上的数据信息；步骤S2：判断数据信息是否为本存储装置的存储任务，如果是所述存储装置执行该存储任务，否则将该存储任务通过总线转发。采用本发明的技术方案，通过在存储装置中内置级联控制算法从而能够通过标准接口级联，理论上能够无限扩展存储容量以满足各种应用的需求；同时采用标准接口级联也进一步降低了电路实现的复杂度。
- 一种存储装置及其机构-201810848465.0
- 吴雯雯 - 吴雯雯
- 2018-07-27 - 2020-02-07 - G06F13/16
- 本发明公开了一种存储装置及其机构，至少包括第一接口、第二接口、存储管理单元以及至少一个存储单元，其中，所述存储单元用于存储数据；所述第一接口用于通过总线接入前级主设备或存储装置，所述第二接口用于通过总线级联后级存储装置，所述存储管理单元与所述第一接口和第二接口相连接，用于执行总线上分配给本存储装置的存储任务或者通过总线发送数据。采用本发明的技术方案，能够通过标准接口级联，理论上能够无限扩展存储容量以满足各种应用的需求；同时采用标准接口级联也进一步降低了电路实现的复杂度。
- 一种在PowerPC DPAA模式下实现网络接口自适应的方法-201710428433.0
- 赵瑞东;杨树慧;李岩;包汉彬 - 山东超越数控电子有限公司
- 2017-06-08 - 2020-02-07 - G06F13/16
- 本发明公开了一种在PowerPC DPAA模式下实现网络接口自适应的方法，应用于PowerPC架构的DPAA模式下，PowerPC硬件架构采用PowerPC多核网络处理器，配置千兆PHY芯片，并采用DPAA模式，其实现过程为：首先获取当前网络状态数据；然后将读取到的网络状态数据配置到PowerPC网络接口下的相关寄存器中，实现接口模式的配置，最终实现网络接口自适应。该一种在PowerPC DPAA模式下实现网络接口自适应的方法与现有技术相比，实现了网口自适应，节约系统资源，实现灵活部署，自动完成配置过程，配置效率高，实用性强，适用范围广泛，易于推广。
- 全交织SRAM控制器-201610512930.4
- 徐晓画 - 北京忆芯科技有限公司
- 2016-07-01 - 2020-02-07 - G06F13/16
- 本发明公开了全交织SRAM控制器。所公开的SRAM控制器包括多个总线接口以及多个SRAM接口；每个总线接口通过总线网络直接耦合到一个主设备上，每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口从总线网络接收主设备发出的SRAM访问请求，根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口响应于一个或多个SRAM访问请求，选择一个SRAM访问请求，并根据该SRAM访问请求访问SRAM。
- 使用混合存储器立方体链路的互连系统及方法-201580030653.7
- 约翰·D·莱德尔 - 美光科技公司
- 2015-05-01 - 2020-02-07 - G06F13/16
- 系统单芯片SoC装置包含用于传达本地存储器包及系统互连包的两个包化存储器总线。在数据处理系统的原位配置中，两个或两个以上SoC与一或多个混合存储器立方体HMC耦合。所述存储器包实现与给定SoC的存储器域中的本地HMC的通信。所述系统互连包实现SoC之间的通信及存储器域之间的通信。在专用路由配置中，系统中的每一SoC具有其自身的存储器域以寻址本地HMC，且具有单独系统互连域以寻址HMC集线器、HMC存储器装置或连接于所述系统互连域中的其它SoC装置。
- 存储系统和选择存储装置的操作模式的方法-201910659450.4
- 颂蓬·保罗·奥莱瑞兹 - 三星电子株式会社
- 2019-07-22 - 2020-01-31 - G06F13/16
- 公开存储系统和选择存储装置的操作模式的方法。一种系统包括：存储装置；存储装置控制器；第一接口，被配置为：将存储装置控制器连接到存储装置；以及第二接口，被配置为：将存储装置控制器连接到主机装置，其中，存储装置被配置为：基于根据从主机装置接收的指令的第二接口处的信号的状态，在第一模式或第二模式下操作。
- 一种含有存储内计算的处理器-201910881707.0
- 薛晓勇;梁成豪;李飞强;姜婧雯;田丰实;章志元;王陈泽岱;杨何勇;赵晨阳 - 复旦大学
- 2019-09-18 - 2020-01-31 - G06F13/16
- 本发明属于处理器技术领域，具体为一种含有存储内计算的处理器。本发明的基于存储器内计算的处理器包括：存储单元、控制运算单元和存储内计算单元。所述存储单元包括指令存储器和数据存储器；所述控制运算单元包括取指令单元、算术逻辑单元、存储器控制单元和总线接口单元；所述存储内计算单元包括存储内计算控制单元和具有存储内计算的存储单元。本发明提供改进的处理器架构，在现有处理器中引入存储内计算单元，具有功耗低、高性能的特点。
- 一种存储控制器节点通信方法、装置、设备及存储介质-201910995296.8
- 王孝鹏 - 苏州浪潮智能科技有限公司
- 2019-10-18 - 2020-01-31 - G06F13/16
- 本发明公开了一种存储控制器节点通信方法，包括：分别为一个存储控制器中两个存储控制器节点间的多条通信链路分配端口，得到多条通信链路对应的端口信息；其中，多条通信链路的数量大于2；获取通信数据，利用端口信息判断是否存在目标通信链路；其中，目标通信链路为空闲通信链路；若存在目标通信链路，则利用目标通信链路传输通信数据；该方法在两个存储控制器节点间建立了多条通信链路，在传输通信数据时，利用多条通信链路的端口信息确定目标通信链路并传输通信数据；利用该方法可以提高数据传输速率，解决了存储控制器可靠性较低的问题；此外，本发明还提供了一种存储控制器节点通信装置、设备及计算机可读存储介质，同样具有上述有益效果。
- 存储装置、电子设备和数据存取方法-201310006299.7
- 李洪伟;王竹强;柴海新 - 联想(北京)有限公司
- 2013-01-08 - 2020-01-31 - G06F13/16
- 本发明公开了一种具有可变容量的存储装置、使用该存储装置的电子设备及其数据存取方法。所述存储装置包括：多个存储单元，所述多个存储单元中的每个处于第一存储状态和第二存储状态之一，第一数目的处于第一存储状态的存储单元构成第一存储区域，并且第二数目的处于第二存储状态的存储单元构成第二存储区域；以及控制单元，用于控制所述多个存储单元中的每个在所述第一存储状态和所述第二存储状态之间转换，其中，处于所述第一存储状态的存储单元与处于所述第二存储状态的存储单元具有不同的存储容量。
- 一种无中断的串口数据接收方法和装置-201611218996.9
- 刘爱斌 - 北京旋极信息技术股份有限公司
- 2016-12-26 - 2020-01-31 - G06F13/16
- 本发明公开了一种无中断的串口数据接收方法和装置，该方法包括确定与直接存储器存取DMA关联的接收缓冲区中要写入数据的位置Wr与所述接收缓冲区中要读取数据的位置Rd；当判断出Rd与Wr在接收缓冲区中指示的位置不相同时，获取Rd与Wr之间所接收的字节数n；从Rd与Wr之间的n个字节中读出size个字节，其中size是所需要读取的数据字节数。通过本发明实施例方案，能够通过确定接收缓冲区内Wr与Rd来确定该接收缓冲区内是否已经存入数据字节，并根据Wr和Rd的具体指示位置获取存储的数据字节数，从而读取想要读取的数据字节，因此该方案可以不通过中断来接收数据。
- 一种高效的嵌入式系统芯片Nor-Flash控制器及控制方法-201611246089.5
- 李俊;黄凯杰 - 杭州朔天科技有限公司
- 2016-12-29 - 2020-01-31 - G06F13/16
- 本发明公开了一种高效的嵌入式系统芯片Nor‑Flash控制器，包括寄存器单元，总线接口单元，高速缓存，Flash接口单元和多路复用器，用户通过寄存器单元对Flash进行读写操作；总线接口单元采样AMBA总线的读、写请求以及有效的地址信号和数据信号，返回读写请求对应的数据以及响应；高速缓存，用来存储来自处理器读写命令的有效地址和数据；Flash接口单元，将总线的读写请求转换成对Flash的有效读写时序，产生读写时序对应的地址、数据和控制信号，并向寄存器单元返回当前读写Flash的执行状态；多路复用器，产生Flash端口控制信号。
- 数据传输方法、存储控制器与清单管理电路-201610728853.6
- 吴迪贤 - 深圳大心电子科技有限公司
- 2016-08-26 - 2020-01-31 - G06F13/16
- 本发明提供一种数据传输方法、存储控制器与清单管理电路。所述方法包括从所述主机系统接收传输指令，其中所述传输指令包括起始逻辑区块地址、逻辑区块数目、第一实体区域页面指标与第二实体区域页面指标，其中所述传输指令用以指示于可复写式非易失性存储器模块的至少一目标逻辑区块与主机存储器的至少一目标存储器页面之间传输目标数据；若所述第二存储器页面地址为对应所述传输指令的第一实体区域页面指标清单的第一清单起始地址，缓存对应所述传输指令的至少一实体区域页面指标清单的多个条目；以及根据所缓存的所述条目传输对应的数据。本发明技术方案提高了数据传输的速度，并且增进存储装置与其所进行的数据传输操作的工作效率。
- 同时通过PCIe EP和网络接口访问双线SSD装置的方法和系统-201910160194.4
- 阿尼尔·迪斯迈·索兰基;文卡塔拉特纳姆·尼玛加达;普拉沙恩斯·维什瓦纳特·马赫德拉卡 - 三星电子株式会社
- 2019-03-04 - 2020-01-24 - G06F13/16
- 本文描述了一种通过网络接口和PCIe EP中的至少一个访问双线固态驱动器(SSD)装置的方法。所述方法包括：双线SSD装置通过网络接口建立与远程服务器的连接，远程服务器建立与双线SSD装置的管理队列，所述远程服务器通过经由网络接口发布所述管理队列中的命令来建立与所述双线SSD装置的输入/输出队列,以启动数据传输，双线SSD装置经由PCIe EP建立与本地服务器的连接，本地服务器经由PCIe EP建立管理队列，并且本地服务器通过经由PCIe EP发布管理队列中的命令来建立输入/输出队列以启动数据传输。
- 挂起和恢复非易失性存储器操作-201580040144.2
- R.W.埃利斯;J.M.希金斯;R.R.琼斯 - 桑迪士克科技有限责任公司
- 2015-07-08 - 2020-01-24 - G06F13/16
- 一种在非易失性存储器系统中操作的方法包括：开始执行来自第一队列的第一存储器操作，并且结合启动第一定时器，所述第一定时器被设置为在第一预定时间间隔之后到期。所述方法进一步包括：根据确定所述第一定时器已经到期，判定第二队列是否包含至少一个要执行的存储器操作，并且如果包含，则挂起所述第一存储器操作，执行来自所述第二队列的第二存储器操作；以及在完成执行来自所述第二队列的所述第二存储器操作之后，执行一个或多个后续操作(例如，恢复执行所述第一存储器操作并且重新启动所述第一定时器)。此外，所述方法包括：当所述第二队列不包含至少一个要执行的存储器操作时，重新启动所述第一定时器，并且继续执行来自所述第一队列的所述第一存储器操作。
- 一种AXI总线缓存机制的实现方法-201910924985.X
- 刘尚;孙中琳;刘大铕;朱苏雁;刘奇浩;王运哲 - 山东华芯半导体有限公司
- 2019-09-27 - 2020-01-21 - G06F13/16
- 本发明公开一种AXI总线缓存机制的实现方法，本方法在AXI从设备端增加高速缓冲存储器cache，cache由多条大小相同的cache line组成，每条cache line包括cache address和cache data，设有CFG模块对cache进行配置并且寄存配置信息，cache address设有地址运算模块，用于实现传输地址和数据的匹配，并判定一次读传输的所有数据是否均可从cache提供；cache缓存数据的同时不影响正常操作，命中CACHE时，可直接从CACHE回复数据，不需要向SLAVE发起操作，大幅提升了小批量数据的读效率，极大提高了AXI总线的传输效率，实现高带宽、低响应延时的最优化传输。
- 数据写入方法、存储器控制电路单元及存储器存储装置-201610472016.1
- 叶志刚;张博勇 - 群联电子股份有限公司
- 2016-06-24 - 2020-01-21 - G06F13/16
- 本发明提供一种用于可复写式非易失性存储器模块的数据写入方法、存储器控制电路单元及存储器存储装置，其数据写入方法包括：将可复写式非易失性存储器模块的实体抹除单元至少分组为第一区与第二区，其中第二区的实体抹除单元是以单页程序化模式来写入数据并且第一区的实体抹除单元是以多页程序化模式来写入数据。此方法还包括：接收第一数据；以及判断在第一区的实体抹除单元之中只有部分实体程序化单元被程序化的实体抹除单元的数目是否小于预定数目，以及若是，则将第一数据写入至第二区的实体抹除单元。本发明能够有效提升程序化数据的速度与可靠度。
- 用于与非易失性双列直插式存储器模块的控制器通信的技术-201580028986.6
- S.贾亚库马;M.J.库马;A.J.布鲁克斯;G.弗吉斯 - 英特尔公司
- 2015-05-28 - 2020-01-21 - G06F13/16
- 示例可包括通过系统管理总线（SMBus）接口与对于非易失性双列直插式存储器模块的控制器通信。在一些示例中，通过SMBus接口而可访问的寄存器中维持的位的选择性断言可实现与控制器通信。选择性断言可基于寄存器图。
- 外围芯片、应用处理器、终端设备及通信方法-201910893303.3
- 方攀;陈岩 - OPPO广东移动通信有限公司
- 2019-09-20 - 2020-01-17 - G06F13/16
- 本发明提供了一种外围芯片与应用处理器的通信方法、计算机可读存储介质、移动终端、外围芯片的通信方法及装置、以及应用处理器的通信方法及装置。所述方法包括如下步骤：外围芯片将日志信息进行内部暂存；所述外围芯片将所述日志信息通过所述外围芯片与应用处理器之间的数据通道上传至所述应用处理器，本步骤的发起方式选自于以下两种方式中的任意一种：所述外围芯片通过所述外围芯片与所述应用处理器之间的控制通道发送上传请求至所述应用处理器；以及所述应用处理器主动读取日志信息。上述方案能够节约系统资源。
- 用于存取存储器中在未对准的地址处的数据的方法-201580065697.3
- J·D·布拉德伯里;C·雅各比;T·什莱格尔;M·K·克施温德 - 国际商业机器公司
- 2015-10-30 - 2020-01-17 - G06F13/16
- 一种用于存取耦合至处理器的存储器中的数据的方法，包括：接收用于存取在所述存储器中的一个地址处的具有第一大小的数据的存储器引用指令；确定所述存储器中的所述地址的对准大小；及通过以块并行的方式存取每个数据组而存取一个或多个数据组中的具有所述第一大小的所述数据。所述数据组具有是所述对准大小的倍数的大小。
- 一种基于FPGA的数据存储与转储系统-201920757797.8
- 郑全化;邢培栋 - 上海威固信息技术股份有限公司
- 2019-05-24 - 2020-01-14 - G06F13/16
- 本实用新型提供了一种基于FPGA的数据存储与转储系统，包括CPU主控板、FPGA存储板卡、FPGA转储板卡。CPU主控板对FPGA存储板卡进行控制和监测，FPGA存储卡包括存储控制模块和存储模块，存储模块结构为可插拔，可从FPGA存储控制模块上拔下。FPGA的数据转储板卡包括转储控制模块和数据输入输出接口。本实用新型数据存储部分是为数据存放提供介质，数据转储部分是为了降低数据存储设备压力将存储模块中的数据转储到其他存储设备中，同时转储设备也为数据利用者提供极大便利，无需依赖整套数据存储设备，仅拿到存储模块安装在数据转储板卡上就可以读取存储模块中的数据再进行利用，或者转存到其他存储设备。
- 重叠存储器访问的方法-201910452334.5
- M·哈尔芬 - 辉达公司
- 2019-05-28 - 2020-01-10 - G06F13/16
- 公开了重叠存储器访问的方法，用于访问计算机中的存储器的改进的方法和系统。在一个实施例中，采用差分写时钟信号的真实部分和补码部分作为两个单端时钟信号，用于独立地控制存储器系统中的不同存储器芯片。例如，在具有两个存储器芯片的存储器系统中，一个存储器芯片配置成使用真实写时钟信号，而另一个存储器芯片配置成使用补充写时钟信号。采用差分写时钟信号作为两个单端时钟信号允许跨多个存储器芯片对写和读操作进行重叠，从而减少访问存储器所需的时间。因此，所公开的方法和系统提供了更有效的存储器系统，其可用于改进计算机的操作。
- 一种控制器对硬盘控制信号混编的装置-201710681517.5
- 唐传贞 - 苏州浪潮智能科技有限公司
- 2017-08-10 - 2020-01-10 - G06F13/16
- 本发明公开一种控制器对硬盘控制信号混编的装置，包括：控制器和硬盘背板，硬盘背板上设置有至少一组用于连接控制器的连接槽位，每组连接槽位包括用于连接硬盘连接器的硬盘槽位和用于标识该组连接槽位的ID识别槽位；控制器上设置有与硬盘背板上连接槽位适配的连接管脚，连接管脚包括与硬盘槽位适配的硬盘管脚和与ID识别槽位适配的ID识别管脚；控制器内设置有管理芯片，管理芯片与连接管脚连接；管理芯片内还烧录有套数与连接槽位组数相同的至少一套用于设定每路控制信号所对应硬盘的指示代码。本装置可减化Layout布局走线，减少板层，节省成本。
- 控制对缓冲器的存储器操作的设备和方法-201880034824.7
- A·摩哈马萨德;辉俊胜;D·斯里尼瓦桑;T·M·格伦济基 - 美光科技公司
- 2018-05-30 - 2020-01-10 - G06F13/16
- 本公开涉及控制对缓冲器的存储器操作的设备和方法。实例设备包含存储器装置和主机。所述存储器装置包含缓冲器和存储器胞元阵列，且所述缓冲器包含多个高速缓冲存储器。所述主机包含系统控制器，且所述系统控制器被配置成控制对所述缓冲器中的数据的存储器操作的执行。所述存储器操作与所述多个高速缓冲存储器当中的数据移动相关联。
- 专利分类
