[发明专利]具有缺陷探测电路的半导体芯片

说明书

一种半导体芯片，包括：衬底上的栅极图案；栅极图案上的层间绝缘层；在层间绝缘层上的第一布线结构；以及电连接到所述栅极图案和第一布线结构的缺陷探测电路。第一布线结构通过接触插塞电连接到栅极图案，该接触插塞穿过所述层间绝缘层。所述缺陷探测电路电连接到所述栅极图案和第一布线结构，且所述缺陷探测电路被构造成探测所述第一布线结构以及所述栅极图案和衬底中的至少一个内的缺陷。

技术领域

示例性实施方式涉及半导体芯片。更具体地说，示例性实施方式涉及包括缺陷探测电路的半导体芯片。

背景技术

半导体芯片的电气操作故障和/或不良的可靠性可以由缺陷如半导体芯片中的裂纹或碎屑产生。从而，需要在半导体芯片中的缺陷的精确探测。

发明内容

示例性实施方式提供了一种半导体芯片，该半导体芯片包括缺陷探测电路，用于电气检查缺陷。

根据示例性实施方式，提供了一种半导体芯片。半导体芯片包括栅极图案、第一布线结构、第一接触插塞、第一缺陷探测电路和第二缺陷探测电路。栅极图案形成在衬底上。栅极图案邻近衬底的上表面并沿着衬底的半导体芯片区域的边缘部分形成。第一布线结构形成在栅极图案上方。第一布线结构与栅极图案间隔开，并包括沿着半导体芯片区域的边缘部分形成的第一导电图案。第一接触插塞电连接到栅极图案并电连接到第一布线结构的一部分。第一缺陷探测电路电连接到栅极图案。第二缺陷探测电路电连接到第一布线结构。

在示例性实施方式中，在平面图中，栅极图案可以具有矩形环形状，其邻近第一和第二缺陷探测电路部分的一部分被切去。

在示例性实施方式中，在平面图中，栅极图案可以具有矩形环形状，且栅极图案的端部邻近第一和第二缺陷探测电路并可以彼此间隔开。

第一布线结构可以进一步包括第一延伸线和第二延伸线；在平面图中，第一导电图案可以具有矩形环形状，其中，第一导电图案的端部邻近第一和第二缺陷探测电路，并且彼此间隔开；第一延伸线可以接触第一导电图案的侧壁并且朝向半导体芯片区域延伸；且第二延伸线可以与第一延伸线间隔开并接触第一接触插塞。

第一延伸线可以连接到第二缺陷探测电路；并且第二延伸线可以连接到第一缺陷探测电路。

第一缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到栅极图案的第一端部分，且该时钟信号电路被构造成根据栅极时钟信号操作；缓冲器电路，该缓冲器电路电连接到栅极图案的第二端部分；以及输出电路，该输出电路连接到缓冲器电路。

第二缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到第一导电图案的第一端部分，且该时钟信号电路被构造成根据第一导电图案时钟信号操作；缓冲器电路，该缓冲器电路电连接到第一导电图案的第二端部分；以及输出电路，该输出电路连接到缓冲器电路。

半导体芯片可以进一步包括：在第一布线结构之上的第二布线结构，该第二布线结构与第一布线结构间隔开，且该第二布线结构包括沿着半导体芯片区域的边缘部分形成的第二导电图案；第二接触插塞，该第二接触插塞电连接到第二布线结构以及第一布线结构的第二部分；以及第三缺陷探测电路，该第三缺陷探测电路电连接到第二布线结构。

第一布线结构可以进一步包括第三延伸线；且第三延伸线可以通过第二接触插塞电连接到第三缺陷探测电路。

半导体芯片可以进一步包括：在衬底的存储器单元区域中的多个存储器单元；其中多个存储器单元在衬底和第一布线结构之间。