[实用新型]测试结构

说明书

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种测试机构。

背景技术

在半导体芯片制造完成后，通常需要对半导体芯片进行相应的性能测试，了解生产工艺中存在的问题，并针对性的对生产工艺进行优化。

现有技术中，半导体芯片制造完成后会出现异常情况。当对半导体芯片进行内建自测试（Built In Self Test，BIST）时，当电压在正常电压处于正常范围时（如1.2V时），半导体芯片测试得到的结果为正常，当电压低于正常电压时（例如为0.9-0.8V时），测试得到的结果为会出现异常，即，半导体芯片无法在电压波动较大的范围下正常进行工作，也表明半导体芯片的性能稳定性不强。

然而，上述问题无法在晶圆可接受测试（WAT）中显现出，也无法在在生产过程中靠缺陷检测等检测出，只能在半导体芯片制作完成后对其进行性能检测时才能发现，此时问题发现已经十分滞后，不利于批量生产。

实用新型内容

本实用新型的目的在于提供一种测试结构，用于监测半导体芯片的性能稳定性。

为了实现上述目的，本实用新型提出了一种测试结构，用于监测半导体芯片的性能稳定性，所述测试结构包括多个测试单元，所述测试单元包括PMOS、NMOS、公共栅极、N型衬底以及多个通孔连线，其中，所述PMOS和NMOS平行并保持一定间距，所述公共栅极形成于所述PMOS和NMOS之上，所述NMOS位于所述N型衬底之上，所述通孔连线分别位于所述NMOS、PMOS以及N型衬底之上，所述NMOS包括一预掺杂区，所述预掺杂区具有预定宽度。

进一步的，所述测试单元的个数范围是1～100个。

进一步的，每一个测试单元内的预掺杂区的预定宽度均相异。

进一步的，所述预掺杂区的预定宽度分别是S-6σ～S+6σ，所述S为实际生产中预定宽度，σ为实际生产中预定宽度的均方差。

进一步的，所述通孔连线包括NMOS通孔连线、PMOS通孔连线以及N型衬底通孔连线，所述NMOS通孔连线位于所述NMOS之上，所述PMOS通孔连线位于所述PMOS之上，所述N型衬底通孔连线位于所述N型衬底之上。

进一步的，所述NMOS通孔连线为两个，分别位于所述NMOS的源极、漏极两端。

进一步的，所述PMOS通孔连线为两个，分别位于所述PMOS的源极、漏极两端。

进一步的，将位于所述NMOS和PMOS源极的通孔连线使用金属互连线连接在一起。

进一步的，将位于所述PMOS漏极的通孔连线使用金属互连线连接在一起。

进一步的，将所述N型衬底通孔连线使用金属互连线连连接在一起。

进一步的，所述测试结构还包括P型衬底，所述P型衬底包围所述测试单元。

进一步的，所述P型衬底上形成有多个通孔连线。

进一步的，所述测试结构中形成有介质层进行隔离。

进一步的，所述测试单元为反相器。

与现有技术相比，本实用新型的有益效果主要体现在：测试单元中包括NMOS、PMOS以及公共栅极，在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响，从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。

附图说明

图1为工艺生产中对NMOS进行预掺杂时的结构示意图；

图2为本实用新型一实施例中测试结构的俯视图；

图3为本实用新型一实施例中测试结构的电路示意图。

具体实施方式

下面将结合示意图对本实用新型的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。