[发明专利]无结MOS FET器件的制备方法

说明书

技术领域

本发明涉及半导体制备领域，具体涉及一种无结MOS FET器件的制备方法，通过将应力工程引入到无结MOS FET的制备工艺中，来提高器件性能。 

背景技术

应变硅技术： 

从第一个晶体管发明到超大规模集成电路的广泛应用，摩尔定律指导着微电子工业的发展速度。但随着器件关键尺寸的不断缩小至65nm甚至22nm以下，进一步缩小器件关键尺寸以提高性能变得越来越困难，这给集成电路制造工艺带来极大挑战。目前还没有新的器件在兼容现有主流硅工艺的情况下代替硅CMOS。此外，现有的CMOS电路还受到迁移率不匹配的限制。在硅材料中，空穴迁移率只有电子迁移率的1/3左右，为了使NMOS和PMOS的驱动电流一致，必须增大PMOS器件的宽长比，这会使电路的速度和集成度都受到影响，降低了电路性能。为了解决这个问题，一个有效的办法是改善沟道材料的导电性，提高空穴和电子的迁移率，增强驱动电流，提高电路性能。通过在沟道中引入应变力能有效提高空穴和电子的迁移率，根据国内外的研究和生产实践，在NMOS管沟道方向引入张应力能提高电子迁移率，而在PMOS管沟道方向引入压应力能提高空穴迁移率。 

据报道，同尺寸的应变硅与体硅MOSFET相比，功耗减小1/3、速度提高30%、特征频率提高50%以上、功耗延迟积仅为后者的1/5～1/6、器件的封装密度提高50%。因此，应变硅技术在高速和低功耗领域有很大的应用潜力。据发表在Journal of Semiconductor TECHNOLOGY AND SCIENCE（《半导体技术和科学杂志》）的文献“A Design Evaluation of Strained Si-SiGe on Insulator（SSOI）Based Sub-50nmnMOSFETs”报道，在室温的条件下，与体硅相比，应变硅中的电子迁移率增加约60%～95%，空穴迁移率增加约30%。 

Junctionless MOSFET结构： 

Juctionless MOSFET的结构首次由J.-P.Colinge等人2010年发表在Nature Nanotechnology上的文章“Nanowire transistors without junctions”所报道。以往所有的MOSFET都是靠着引入的杂质原子所形成的结工作的。当关键尺寸下降到10nm左右时，为了抑制短沟道效应，非常高的掺杂浓度梯度变得十分必要。由于杂质扩散过程中的物理定律的限制，在工艺上制造出如此高的掺杂浓度梯度十分困难。这种无结的器件不需要制作浓度梯度非常大的PN结，由于不使用昂贵的快速热退火，所以该结构大大减小了工艺制造的复杂度和成本；同时该结构的器件有CMOS的全部功能，亚阈值摆幅接近理想值，有着非常低的泄漏电流，并且在栅压和温度升高时迁移率退化比通常的MOSFET小很多。Junctionless MOSFET工作原理的详细情况可以参看J.-P.Colinge等人2010年发表在Nature Nanotechnology上的文章“Nanowire transistors without junctions”。 简要地说，它导电的原理在于利用栅极电压对沟道载流子浓度的调制，关闭器件的时候耗尽栅下体硅中的电子。其电流在体硅的内部通过，避免了传统MOSFET导通电流的表面反型模式，避免了界面散射导致的迁移率退化。Junctionless MOSFET制造工艺的关键在于制造出非常小的器件宽度和厚度以便在关态时栅极电压能够耗尽体硅中的载流子。无结MOS FET器件的结构示意图可参照图1所示。Junctionless MOSFET载流子迁移率的困境： 

根据文献“Nanowire transistors without junctions”的报导，N型Junctionless MOSFET的电子迁移率为（100cm²V^-1S^-1），P型Junctionless MOSFET的空穴迁移率为(40cm²V^-1S^-1)，此时硅中的杂质浓度为1e19到1e20/cm³。这对于普通长沟道的MOSFET来说是相当小的。当然，这种较小的迁移率也普遍表现在短沟如40nm技术节点的MOSFET中。 

因此，如何有效提高无结MOSFET器件中NMOS的电子迁移率和PMOS的空穴迁移率，成了本领域技术人员致力研究的方向。 

发明内容