[发明专利]电阻结构体、集成电路以及电阻结构体的制造方法

说明书

技术领域

本发明涉及电阻结构体、集成电路以及电阻结构体的制造方法。

背景技术

在半导体集成电路中，组合电阻元件、电容器、晶体管等电路元件来构成所希望的电子电路。

电阻元件中，存在例如由多晶硅构成且在半导体基板上隔着绝缘膜而形成的电阻元件。在这样的结构中，有时电阻元件的电阻值会随着半导体基板与电阻元件之间的电位差而变化。例如，在电阻元件r1被附加电压V1、半导体基板被固定在接地电位的情况下，若电压V1变动则半导体基板与电阻元件r1之间的电位差变动，从而电阻元件r1的电阻值发生变化。例如，在根据分压电路、放大电路以及电平移动电路等的电阻比而规定了输出电压的电子电路中，存在电阻比随着外加电压而变动以导致输出电压产生误差的可能性。

在专利文献1中公开有能够抑制由于半导体基板与电阻元件之间的电位差而引发的电阻值变动的电阻元件。即，在上述专利文献1中，公开了一种电阻结构体，其具备：经由绝缘层而形成于半导体基板的电阻元件层、与该电阻元件层的一个端部导通的第1电极、与电阻元件的另一个端部导通的第2电极以及在电阻元件层的下部经由绝缘层邻接且相互分离的第1导电层以及第2导电层，第1导电层以第1电极的电位被施加偏压，第2导电层以第2电极的电位被施加偏压。根据这样的构成，能够通过第1导电层和第2导电层抑制由半导体基板与电阻元件层之间的电位差引起的电阻值的变化。

专利文献1：日本特开2012－109535号公报

在上述的专利文献1所记载的电阻结构体中，在第1导电层与第2导电层之间的缝隙中，电阻元件与半导体基板邻接。由此，抑制由半导体基板层与电阻元件之间的电位差引起的该电阻元件的电阻值的变动的效果减退。即，假定专利文献1所记载的第1导电层和第2导电层在CMOS半导体集成电路中由阱层而实现，该情况下，为了使第1导电层和第2导电层不发生短路而在它们之间设置数μm至数十μm左右的缝隙。在该缝隙中，电阻元件层有可能受由与半导体基板之间的电位差引起的电场的影响而电阻值发生变化。

另外，一般公知在将该电阻元件的宽度尺寸设为W、将长度尺寸设为L时，电阻元件的电阻值的偏差与1／（L×W）^1/2成比例。即，若电阻元件的面积小，则电阻值的偏差变大，其结果，电阻比精度降低。因此，为了抑制电阻元件的偏差而提高电阻比精度，需要将电阻元件的长度尺寸L和宽度尺寸W增大某种程度。然而，如上述专利文献1记载，在使用导电层来避免由电阻元件与半导体基板之间的电位差引起的电阻值变动的构成中，由于需要在导电层的形成区域上配置电阻元件，所以难以使电阻元件的长度尺寸L、宽度尺寸W充分增大。即，在以往的结构中，在想要确保电阻元件的长度尺寸L、宽度尺寸W以使电阻值偏差减小的情况下，需要增大导电层的形成区域等的应对。然而，该情况下，会导致包括导电层的电阻结构体的占有面积增大。

发明内容

本发明是鉴于上述问题而完成的，目的在于提供能够防止由半导体基板与电阻元件之间的电位差引起的该电阻元件的电阻值变动、并且能够不伴随占有面积的增大而抑制该电阻元件的电阻值偏差的电阻结构体以及其制造方法。

本发明的电阻结构体包括：设置于半导体基板的表层部的导电层；经由绝缘膜而被设置在上述导电层上的具有长边和短边的第1电阻元件；经由上述绝缘膜而被设置在上述导电层上的具有长边和短边的第2电阻元件，该第2电阻元件被配置成长边与上述第1电阻元件的长边对置；与上述第1电阻元件的一端电连接的第1布线；与上述第2电阻元件的一端电连接的第2布线；将上述第1电阻元件的另一端与上述第2电阻元件的另一端电连接的第3布线以及将上述第1布线、上述第2布线以及上述第3布线中的任意一个布线和上述导电层电连接的连接部。

另外，本发明的集成电路是包括多个上述电阻结构体的集成电路，包括分别将由上述第1电阻元件和上述第2电阻元件构成的合成电阻元件串联连接而构成的第1合成电阻和第2合成电阻。

另外，本发明的电阻结构体的制造方法包括：在半导体基板的表层部形成导电层的工序；在上述导电层上形成绝缘膜的工序；在上述绝缘膜上形成具有长边和短边的第1电阻元件的工序；在上述绝缘膜上形成具有长边和短边的第2电阻元件的工序，该第2电阻元件的长边与上述第1电阻元件的长边对置；形成与上述第1电阻元件的一端电连接的第1布线的工序；形成与上述第2电阻元件的一端电连接的第2布线的工序；形成将上述第1电阻元件的另一端和上述第2电阻元件的另一端电连接的第3布线的工序；以及形成将上述第1布线、上述第2布线以及上述第3布线中的任意一个和上述导电层的连接部电连接的工序。