[发明专利]硅通孔刻蚀方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种硅通孔刻蚀方法。

背景技术

硅通孔（TSV，Through-Silicon-Via）互连结构是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，硅通孔互连结构能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。

现有的硅通孔互连结构的形成方法可以参考公开号为CN101483150A的中国专利，包括如下步骤：步骤S11，在晶圆的表面刻蚀通孔；步骤S12，在通孔表面和底部形成绝缘层；步骤S13，采用导电物质填充所述通孔；步骤S14，从晶圆的背面减薄晶圆，直至暴露出导电物质。

但是，硅通孔互连结构面临的主要技术难点在于，需要刻蚀相对高的深宽比（Aspect Ratio）的通孔以及对高的深宽比的通孔的轮廓的控制，现有技术形成的硅通孔互连结构质量差，容易出现漏电。

发明内容

本发明解决的问题是提供一种硅通孔形成质量高的硅通孔刻蚀方法。

为解决上述问题，本发明提供一种硅通孔刻蚀方法，包括：提供待刻蚀硅衬底；对所述待刻蚀硅衬底进行刻蚀；在刻蚀过程中，刻蚀气体和侧壁保护气体同时通入等离子体刻蚀腔体，并控制刻蚀腔体压力在高气压阶段和低气压阶段之间交替变化，直至刻蚀完成。

可选的，所述刻蚀气体至少包括SF₆；或所述刻蚀气体为Ar、He、C₄F₆、C₄F₈、CF₄中的一种或多种气体与SF₆的混合气体；所述侧壁保护气体为至少包括SiF₄和O₂。

可选的，所述刻蚀工艺参数为：SF₆的流量为800SCCM至1200SCCM，O₂的流量为200SCCM至600SCCM，SiF₄的流量为200SCCM至600SCCM。

可选的，所述等离子体刻蚀的高、低气压阶段的时间长度比T1：T2为3：1至10：1；其中T1为从等离子体刻蚀的压力最小值升至等离子体刻蚀的压力最大值所需时间与等离子体刻蚀的压力最大值维持时间之和，T2为从等离子体刻蚀的压力最大值降至等离子体刻蚀的压力最小值所需时间与等离子体刻蚀的压力最小值维持时间之和。

可选的，所述高压阶段气压最大值为140毫托至160毫托。

可选的，所述低压阶段气压最小值为20毫托至40毫托。

可选的，从等离子体刻蚀的压力最小值升至等离子体刻蚀的压力最大值所需时间为1秒至10秒。

可选的，从等离子体刻蚀的压力最大值降至等离子体刻蚀的压力最小值所需时间为1秒至10秒。

可选的，等离子体刻蚀的压力最大值与等离子体刻蚀的压力最小值之比为5：1至10：1。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的实施例通过在刻蚀过程中，同时通入刻蚀气体和侧壁保护气体，使得刻蚀过程和侧壁保护过程动态同步进行，避免了现有技术中，刻蚀步骤（etch step）和缓冲步骤（passivation step）交替进行，刻蚀形成的硅通孔的形貌具有贝壳状、锯齿状或具有波纹状程度严重的技术缺陷。

此外，本发明的实施例通过控制刻蚀腔体压力变化为在高气压阶段和低气压阶段之间交替变化，使得刻蚀过程中，刻蚀等离子体能够在低压时有效的清除底部的聚合物，高压时刻蚀速度较快，从而较有效率的刻蚀硅衬底，提高了工艺效率。

附图说明

图1是现有工艺形成的硅通孔的形貌示意图；

图2是本发明一实施例的硅通孔刻蚀方法的流程示意图；

图3至图4是本发明一实施例的硅通孔刻蚀方法的过程示意图。

具体实施方式

针对漏电现象严重的硅通孔产品进行了研究，将现有技术形成的所述硅通孔的剖面进行扫描电镜分析后，发现现有工艺形成的硅通孔的形貌如图1所示具有贝壳状（scallop）、锯齿状或具有波纹状程度大，粗糙度较高。在具有贝壳状、锯齿状或具有波纹状的粗糙度高的通孔表面形成绝缘层、然后填入导电物质，所述绝缘层均一性很难控制，从而使得导电物质沿绝缘层较薄的位置扩散至晶圆内部，导致硅通孔产品漏电现象严重。