[发明专利]一种具有选择器晶体管的P+单一多晶架构的嵌入式非挥发性记忆体及其制备方法

说明书

本发明涉及一种具有选择器晶体管的P+单一多晶架构且与CMOS工艺相兼容的嵌入式非挥发性记忆体及其制备方法，其包括半导体基板及记忆体细胞，记忆体细胞包括PMOS晶体管、控制电容和PMOS选择器晶体管；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层；PMOS晶体管包括第一N型区域及P型源极区与P型漏极区，控制电容包括第二P型区域及第一P型掺杂区域与第二P型掺杂区域。本发明结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。

技术领域

本发明涉及一种非挥发性记忆体及其制备方法，尤其是一种具有选择器晶体管的P+单一多晶架构且与CMOS工艺相兼容的嵌入式非挥发性记忆体及其制备方法，属于集成电路的技术领域。

背景技术

对于片上系统（SoC）应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器（SRAM）模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

非挥发性记忆体（NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体（NVM）工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。对于片上系统（SoC）应用的嵌入式非挥发性记忆体，容量一般都不是很大，也就在几十个比特和几兆比特之间。这样的话，外围的控制线路占的面积比重就会很大。为了使外围的控制线路面积做小，控制线路线路就要做的简单化。在比特中，有一个选择器的晶体管，会让外围的控制线路容易设计和简单化。

发明内容

本发明的目的是克服现有技术中存在的不足，一种具有选择器晶体管的P+单一多晶架构且与CMOS工艺相兼容的嵌入式非挥发性记忆体，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。

按照本发明提供的技术方案，所述一种具有选择器晶体管的P+单一多晶架构且与CMOS工艺相兼容的嵌入式非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括PMOS晶体管，控制电容和PMOS选择器晶体管；所述PMOS晶体管和控制电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；所述PMOS选择器晶体管和PMOS晶体管是串联的连接; 所述PMOS选择器晶体管的P型源极区跟PMOS晶体管210的P型漏极区相连接； 所述PMOS选择器晶体管的栅电极跟PMOS晶体管上的浮栅电极是互相独立的;所述PMOS选择器晶体管的浮栅电极是俗称的WL; 所述PMOS晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触，PMOS选择器晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区。

所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。

所述半导体基板为P导电类型基板时，所述PMOS晶体管和PMOS选择器晶体管通过P型导电类型基板内的第二N型区域及第二N型区域上方的第一N型区域与P型导电类型基板相隔离。所述控制电容晶体管通过P型导电类型基板内的第二N型区域及第二N型区域上方的第二P型区域与P型导电类型基板相隔离。