[发明专利]一种具有选择器晶体管的P+单一多晶架构的嵌入式非挥发性记忆体及其制备方法

权利要求书

1.一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，包括半导体基板；其特征是：所述半导体基板内的上部设有若干用于存储的记忆体细胞（200），所述记忆体细胞（200）包括PMOS 晶体管（210），控制电容（220）和PMOS 选择器晶体管（230）；所述PMOS 晶体管（210）、控制电容（220）间通过半导体基板内的领域介质区域（214）相互隔离；所述PMOS 晶体管（210）、PMOS 选择器晶体管（230）都是位于第一N 型区域（202），且相互之间是串联连接；半导体基板的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216）和栅电极（216a），所述浮栅电极（216）覆盖PMOS 晶体管（210）和控制电容（220）上方对应的栅介质层（215）上，所述浮栅电极（216）连接贯穿PMOS晶体管（210）和控制电容（220），浮栅电极（216）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖浮栅电极（216）的侧壁；所述栅电极（216a）覆盖PMOS 选择器晶体管（230）上方对应的栅介质层（215），栅电极（216a）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖栅电极（216a）的侧壁, PMOS 晶体管（210）包括第一N 型区域（202）及位于所述第一N 型区域（202）内上部的P 型源极区（213）与P 型漏极区（221），控制电容（220）包括第二P 型区域（205）及位于所述第二P 型区域（205）内上部的第一P 型掺杂区域（206）与第二P 型掺杂区域（209）与上方的浮栅电极（216）相对应，并分别与相应的栅介质层（215）及领域介质区域（214）相接触，PMOS 选择器晶体管（230）包括第一N 型区域（202）及位于所述第一N 型区域（202）内上部的P 型源极区（243）与P型漏极区（257）；所述浮栅电极（216）是P+ 导电多晶硅，所述栅电极（216a）是P+ 导电多晶硅。

2. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：PMOS 选择器晶体管的栅电极（216a）和PMOS 晶体管（210），控制电容（220）的栅电极（216）是不相连结的。

3. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：包括第二N 型区域（203）的深井结构。

4. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：所述栅介质层（215）是工艺中I/O 晶体管的电极栅氧化层。

5. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：所述栅介质层（215）的厚度是7 纳米。

6. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：写入数据时是用热电子注入到PMOS 晶体管（210）栅介质层（215）上方的浮栅电极（216）中，擦除数据时是跟据FN（Fowler-Nordheim）隧道效应把电子从PMOS 晶体管（210）栅介质层（215）上方的浮栅电极（216）中移走。

7. 根据权利要求1 所述一种具有选择器晶体管的P+ 单一多晶架构且与CMOS 工艺相兼容的嵌入式非挥发性记忆体，其特征是：至少包含一个由浮栅电极（216）相连接的PMOS晶体管（210）和一个在P 井上的控制电容（220）。