[发明专利]半导体精细图案的形成方法有效

专利信息
申请号: 201210477231.2 申请日: 2012-11-21
公开(公告)号: CN103839781A 公开(公告)日: 2014-06-04
发明(设计)人: 何其旸 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司
主分类号: H01L21/027 分类号: H01L21/027;H01L21/02
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 骆苏华
地址: 201203 *** 国省代码: 上海;31
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摘要:
搜索关键词: 半导体 精细 图案 形成 方法
【说明书】:

技术领域

本发明涉及半导体技术领域,特别涉及一种半导体精细图案的形成方法。

背景技术

随着集成电路设计的最小线宽和间距的不断缩小,当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时,硅片表面的成像就会发生严重的畸变,从而导致光刻图形质量的严重下降。为了减小光学邻近效应的影响,工业界提出了光刻分辨率增强技术(RET),其中备受关注的双重图形技术(DPT)被认为是填补浸入式光刻和超紫外光刻(EUV)之间鸿沟的有力保障。

目前,对于衬底上由相间排列的线(line)和间隔(space)形成的精细图案,一般采用自对准双图案(SADP,Self-Aligned Double Patterning)技术。

现有采用SADP技术形成精细图案的方法包括以下步骤,下面结合附图的图1至图5进行说明。

请参考图1,在半导体衬底10上沉积刻蚀材料层20。

请参考图2,在刻蚀材料层20的表面依次形成待刻蚀牺牲材料层(未示出),刻蚀所述待刻蚀牺牲材料层,形成图形化的牺牲层30。

请参考图3,在图形化的牺牲层30表面以及显露出的刻蚀材料层20表面沉积侧墙层,并各向异性刻蚀所述侧墙层,在图形化的牺牲层30两侧形成侧墙40,其宽度为精细图案的线宽。相邻侧墙40之间的空隙宽度同样定义了精细图案的间隔。

请参考图4,去除图形化的牺牲层30。

请参考图5,以侧墙40为掩膜,对刻蚀材料层进行刻蚀,形成精细图案21。

采用现有的SADP技术可以在半导体衬底上形成线宽和间隙都很小的重复图形。但是如果在半导体衬底的其他区域需要形成较大尺寸的图案的话,就需要分开形成,工艺步骤较为复杂。

更多自对准双图形技术请参考公开号为US20090146322A1的美国专利文献。

发明内容

本发明解决的问题是提出了一种半导体精细图案的形成方法,所述方法能够同时在半导体衬底表面形成小尺寸的精细图案和大尺寸的图案。

为解决上述问题,本发明提出了一种半导体精细图案的形成方法,包括:提供半导体衬底,所述半导体衬底表面具有待刻蚀材料层,所述待刻蚀材料层具有第一区域和第二区域;在待刻蚀材料层第一区域的表面形成若干分立的第一牺牲层,在待刻蚀材料层第二区域的表面形成若干分立的第二牺牲层;分别在第一牺牲层和第二牺牲层的两侧形成第一侧墙;去除第一牺牲层和第二牺牲层,位于待刻蚀材料层第一区域表面的第一侧墙之间的间距大于位于待刻蚀材料层第二区域表面的第一侧墙之间的间距;在第一侧墙两侧形成第二侧墙,位于待刻蚀材料层第一区域表面的第一侧墙及其两侧的第二侧墙形成若干分立的第一掩膜层,位于待刻蚀材料层第二区域表面的第一侧墙及其两侧的第二侧墙形成连续的第二掩膜层;以所述第一掩膜层和第二掩膜层为掩膜,刻蚀待刻蚀材料层,在待刻蚀材料层的第一区域形成具有间隔的重复图形,在待刻蚀材料层的第二区域形成连续图形。

优选的,所述第一牺牲层宽度相同并且相邻第一牺牲层之间具有第一间隔,第一牺牲层与第一间隔组成多个周期性图形,其中一个周期的宽度为第一节距P1,所述第二牺牲层宽度相同并且相邻第一牺牲层之间具有第二间隔,第二牺牲层与第二间隔组成多个周期性图形,其中一个周期的宽度为第二节距P2,且P2<P1。。

优选的,所述第一节距P1>65nm。

优选的,所述刻蚀材料层第一区域表面的第一侧墙及其两侧的第二侧墙形成的若干分立的第一掩膜层之间的间距为S,并且使P2=P1﹣2S。

优选的,所述刻蚀材料层第一区域表面的第一侧墙及其两侧的第二侧墙形成的若干分立的第一掩膜层之间的间距S<20%P1

优选的,在待刻蚀材料层的第二区域形成的连续图形的宽度大于或等于P1﹣2S。

优选的,所述第一牺牲层的宽度为CDcore1,第二牺牲层的宽度为CDcore2,CDcore1<1/2P1,CDcore2<1/2P2,并且1/2P1-CDcore1=1/2P2-CDcore2

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