[发明专利]存储器单元

说明书

技术领域

本发明涉及电路技术，更具体地说，涉及存储器单元。

背景技术

静态随机访问存储器（SRAM）的是一种重要的存储器类型。SRAM的典型配置包括SRAM单元和灵敏放大器。SRAM单元是SRAM芯片中存储逻辑值的基本单元。SRAM单元本身的驱动能力有限，达不到驱动后级逻辑电路的要求。使用灵敏放大器（sense amplifier）对SRAM单元输出的信号进行处理。灵敏放大器的驱动能力更强，因此能够驱动后级逻辑电路。灵敏放大器通常由多个SRAM单元复用

图1是传统的SRAM单元的结构。其中，逻辑值存储在由M1、M2、M3和M4构成的电路中，该部分构成核心存储电路。WWL用来通过控制晶体管M5和M6选中该SRAM单元进行写入操作。WBL和/WBL用来向SRAM单元输入要写入的值。该部分构成写入相关电路。RAWL用来通过控制晶体管M8来选中该SRAM单元进行读出操作。RBL用来读出SRAM单元所存储的值。如果SRAM单元中所存储的值对应于在RBL上产生低电平，则M7被核心存储电路的输出节点NC处的高电平导通。如果SRAM单元中所存储的值对应于在RBL上产生高电平，则M7被节点NC处的低电平截止。该部分构成读出相关电路。

在上述结构中，RBL是预充电到高电平的。也就是说，除非需要输出低电平，否则RBL上总是高电平。在读出操作时，对RBL的预充电停止。然后M8被RWL上的高电平导通以便选中该SRAM单元。在M7也被导通的情况下，形成从RBL到参考电平的通路，从而将RBL上的电平从高电平下拉到低电平。在读出操作结束后，M8被RWL上的低电平截止，并且预充电电路重新连接到RBL，则RBL恢复高电平。在M7截止的情况下，RBL和参考电平之间也未形成通路，从而RBL仍然保持高电平。在读出操作结束后，M8被RWL上的低电平截止，并且预充电电路重新连接到RBL，RBL上依然为高电平。

本领域技术人员可以理解，即使在晶体管截止的时候，由于晶体管源极和漏极之间的电势差，也会有微弱的电流在源极和漏极之间流动。这种微弱的电流称为漏电流。漏电流的大小与源极和漏极之间的电势差的大小有关，也与晶体管沟道的尺寸有关。为了使得RBL在需要输出低电平时快速地从高电平变为低电平，M8的沟道尺寸往往比较大，以便快速地形成RBL到参考电平的通路。然而，大尺寸的M8也意味着M8存在较大的漏电流。如前所述，M7是否导通取决于SRAM单元中所存储的逻辑值。假设SRAM单元中存储逻辑值0和逻辑值1的概率各为50%，则M7有一半的时间都是导通的。相应地，在SRAM单元的一半工作时间中，都有较大的漏电流从RBL流到参考电平。虽然漏电流比工作电流小很多，但是由于漏电流是一直存在的，所以对功耗的影响也不能忽视。

因此，需要有一种新的技术方案来改善SRAM单元的漏电流性能。

发明内容

本发明实施例提供SRAM单元和包括所述SRAM单元的SRAM单元阵列。

根据本发明实施例的SRAM单元包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：第一晶体管（M11）、第二晶体管（M12）和第三晶体管（M32），其中：所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点（IOUT），所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点（NC），所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第三晶体管的栅极连接到读出字线。

其中所述第一晶体管的源极和漏极的一个通过第四晶体管（M21）连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号（VVDD_C），该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。

其中所述第二晶体管的源极和漏极的一个通过第五晶体管（M22）连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的述一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号（VGND_C），该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。