[发明专利]存储器单元

权利要求书

1.一种SRAM单元，包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：

第一晶体管（M11）、第二晶体管（M12）和第三晶体管（M32），其中：

所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点（IOUT），所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点（NC），所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；

所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第三晶体管的栅极连接到读出字线。

2.如权利要求1所述的SRAM单元，其中所述第一晶体管的源极和漏极的一个通过第四晶体管（M21）连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号（VVDD_C），该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。

3.如权利要求1或2所述的SRAM单元，其中所述第二晶体管的源极和漏极的一个通过第五晶体管（M22）连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的述一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号（VGND_C），该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。

4.如权利要求2所述的SRAM单元，其中所述第四晶体管的沟道尺寸大于所述第一、第二和第三晶体管的沟道尺寸。

5.如权利要求1或2所述的SRAM单元，进一步包括第六晶体管（M31），所述第六晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第六晶体管的栅极连接到读出字线的反相信号；

其中所述第三晶体管和所述第六晶体管中的一个是N型晶体管，另一个是P型晶体管。

6.一种SRAM单元阵列，包括多个SRAM单元，其中所述SRAM单元包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：

第一晶体管（M11）、第二晶体管（M12）和第三晶体管（M32），其中：

所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点（IOUT），所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点（NC），所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；

所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第三晶体管的栅极连接到读出字线。

7.如权利要求6所述的SRAM单元阵列，其中所述第三晶体管是N型晶体管，所述SRAM单元进一步包括第七晶体管（M41）和反相器，

其中所述第七晶体管的源极和漏极中的一个连接到工作电平，另一个连接到所述反相器的输入，所述反相器的输出连接到所述第七晶体管的栅极，

所述反相器的输入进一步连接到所述读出位线。

8.如权利要求6所述的SRAM单元阵列，其中所述第三晶体管是P型晶体管，所述SRAM单元进一步包括第八晶体管（M42）和反相器，

其中所述第八晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述反相器的输入，所述反相器的输出连接到所述第八晶体管的栅极，

所述反相器的输入进一步连接到所述读出位线。

9.如权利要求6所述的SRAM单元阵列，其中所述第一晶体管的源极和漏极的一个通过第四晶体管（M21）连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号（VVDD_C），该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。