[发明专利]一种具有ESD保护功能的LIGBT器件

说明书

技术领域

本发明属于功率半导体器件技术领域，涉及集成电路芯片的静电释放（Electro-static Discharge，简称为ESD）保护电路，尤指一种具有ESD保护功能的LIGBT（Lateral Insulated Gate Bipolar Transistor横向绝缘栅双极晶体管）器件结构。 

背景技术

静电放电现象是半导体器件或集成电路在制造、封装、测试、存放、使用等过程中的一种常见现象，往往会造成半导体器件或集成电路的永久性损坏，并因此造成严重的损失。为了解决这个问题，在芯片设计中往往会在内部电路与I/O端口之间，正负电源轨之间设计一个保护电路，此保护电路的功能是在静电放电的脉冲电流未流入内部电路前泄放这部分脉冲电流，并将脉冲电压钳制在一个安全区域，进而减少ESD现象造成的损坏。 

IGBT器件由于具有耐压高、导通电阻低、易驱动和开关速度快的特性而被广泛应用于高压集成电路中。常规的IGBT器件是在n-漂移区上形成场氧化层；在近阴极区端采用双离子注入多晶硅自对准掺杂技术形成寄生nMOSFET以及多晶硅栅场板，N+P+区引出阴极金属引线；在近阳极端通过磷离子注入掺杂形成N型缓冲区，在该掺杂区进行浅结重掺杂P型注入形成阳极区，并引出阳极金属引线同时形成阳极金属场板。 

发明内容

本发明的目的在于在不增加掩膜板和工艺步骤的前提下，通过器件结构和版图优化，提供一种具有ESD保护功能的IGBT器件结构。 

本发明技术方案如下： 

一种具有ESD保护功能的LIGBT器件，如图1、3所示，包括N-漂移区1，分别位于N-漂移区1顶部两侧的P型阱区3和N型阱区7；所述P型阱区3中设置得有一个N+掺杂的阴极区4和一个P+掺杂的P阱接触区5，所述N+掺杂源区4与P+掺杂的P阱接触区5彼此接触或相互隔离；所述N型阱区7中设置得有P+掺杂的阳极区9和与P+掺杂的阳极区9接触的N+掺杂的N阱接触区8，并在整个器件结终端的N型阱区7中设置得有结终端N+掺杂的N阱接触区14；N-漂移区1中靠近P型阱区3且远离N型阱区7的地方设置有隔离区2，用于LIGBT器件与其他器件之间的相互隔离；器件的栅氧化层6覆盖P阱接触区5与N- 漂移区1相交区域的表面；器件表层除P型阱区3、N型阱区7中的P+掺杂的阳极区9和N+掺杂的N阱接触区8以及结终端N+掺杂的N阱接触区14以外的区域覆盖场氧化层11；多晶硅区10覆盖在栅氧化层6以及部分与栅氧化层连接的场氧化层11表面，用作多晶硅栅电极和栅极场板；阴极金属连线12将P+掺杂的P阱接触区5、N+掺杂的阴极区4和多晶硅区10短接并形成阴极电极引线；阳极金属连线13将P+掺杂的阳极区9和结终端N+掺杂的N阱接触区14短接，并形成阳极电极引线。 

上述技术方案中：所述N-漂移区1可采用低掺杂浓度的N型衬底直接形成，也可以采用N型外延或N型低掺杂阱形成；所述隔离区2可采用浅槽隔离、深槽隔离、STI隔离或LOCOS隔离等方式实现；所述结终端N+掺杂的N阱接触区14的形状可以是半圆形、椭圆形或方形。 

本发明与传统的LIGBT器件单元的不同之处在于本发明不仅在阳极结终端（沟道宽度方向）的N型阱区7中设置了N+掺杂的N阱接触区14，并且在N型阱区7中设置了与P+掺杂的阳极区9接触的N+掺杂的N阱接触区8（N+掺杂的N阱接触区8不设置接触孔，不与阳极金属相连），如图2、3所示。 

本发明提供的具有ESD保护功能的LIGBT器件，多晶硅区10、P+掺杂的P阱接触区5与N+掺杂的阴极区4短接，形成GGMOS结构；在正ESD脉冲作用于阳极端的情况下（即阳极处于正电位，阴极处于零电位的情形），电流泄放路径如图4所示，本发明中存在一寄生PNP晶体管，其结构如下：发射极由P+掺杂的阳极区9构成，基极由N-漂移区1、N型阱区7及N+掺杂的N阱接触区8所构成，集电极则由P型阱区3和P+掺杂的P阱接触区5所构成。正ESD脉冲作用于阳极端时，器件N-漂移区1和P型阱区3之间的PN结反偏，耗尽区展宽并承受高压。当阳极端电压过高达到器件雪崩击穿电压时，器件发生击穿，电流从阳极流向阴极，并在N型阱区7构成的阱电阻上形成压降，当该压降达到N型阱区7与P+掺杂的阳极区9形成的PN结正向导通电压时，寄生PNP晶体管导通，形成低阻通路，泄放ESD电流，并将电压钳制在一个相对安全的区域。