[发明专利]CMOS及其制造方法

说明书

技术领域

本发明涉及一种CMOS及其制造方法，特别是涉及一种具有不同材质和应力类型的覆盖膜的CMOS及其制造方法。

背景技术

从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式S iC源漏来增强nMOS器件中的拉应力。

此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiN_x层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。

然而，这些常规应力技术效果随着器件尺寸持续缩小而被不断削弱。对于nMOS而言，随着特征尺寸缩减，提供应力的各层薄膜之间的错位和偏移越来越明显，这就要求薄膜厚度减薄的同时还能精确提供更高的应力。对于pMOS而言，嵌入式SiGe源漏技术的沟道载流子迁移率显著取决于特征尺寸，尺寸缩减使得载流子迁移率提高的效果大打折扣。

一种新的思路是采用类金刚石无定形碳(DLC)薄膜来提高器件的本征应力。例如Kian-Ming Tan等人在IEEE ELETRON DEVICE LETTERS，VOL.29，NO.2，FEBUARY 2008上发表的《A High-Stress Liner Comprising Diamond-Like Carbon(DLC)for Strained p-Channel MOSFET》，在整个MOSFET表面上覆盖比SiN压应力高的DLC，DLC的高应力向下传递到沟道区，从而相应地提高了沟道应力，改善了器件的电学性能。此外，美国专利US2010/0213554A1也采用了类似结构。

DLC的通常制备方法是采用磁过滤脉冲阴极真空弧放电(FCVA)，通过提高sp³键的含量使得DLC结构更类似于金刚石而不是石墨，因此提高了本征应力。但是，该高应力DLC的FCVA制备法并不是集成电路制作的标准工艺，例如与常用的CMOS工艺不兼容，使得需要额外的制造设备、工艺以及时间成本。此外，FCVA法会带来较多的颗粒，影响了集成电路后续工艺的进行，例如颗粒残留在精细结构之间造成不必要的导电或者绝缘，又或者使得后续薄膜沉积不均匀、器件热应力发生改变等等，降低了器件的可靠性。

总之，在现有的应力CMOS中，传统的应力提供结构难以应用于小尺寸器件，难以有效提高器件性能，因此亟需一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。

为此，本发明提供了一种CMOS，包括：第一MOSFET；第二MOSFET，与第一MOSFET类型不同；第一应力衬层，覆盖了第一MOSFET，具有第一应力；第二应力衬层，覆盖了第二MOSFET，具有与第一应力类型不同的第二应力；其中，第二应力衬层与第一应力衬层材质不同。

其中，在第二应力衬层和第一应力衬层中，一个包括DLC，另一个包括氮化硅。

其中，DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。