[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种本发明是有关于一种半导体元件及其制造方法，且特别是涉及一种包含低温多晶硅(low temperature polysilicon，LTPS)及金属氧化物半导体的半导体元件及其制造方法。

背景技术

互补式金属氧化物半导体(CMOS)元件具有只有在电晶体需要切换启闭时才需耗能的优点，因此非常省电且发热少。此外，许多逻辑电路也需要通过CMOS的特性才能容易达成。

一般而言，低温多晶硅元件的制作工艺温度约在600℃。然而，低温多晶硅元件需要至少六道光刻蚀刻制作工艺(Photolithography and Etch Process；PEP)，再加上离子注入、退火、氢化等制作工艺，使得制作工艺步骤便得非常复杂。此外，所形成的CMOS的临界电压(Vt)的数值以及在操作电压0V的漏电流不易控制，使得CMOS特性不佳失去实用性。另一方面，高温多晶硅元件同样也是制作工艺步骤繁复，且高温使得这项技术无法应用于软性基板上。

发明内容

有鉴于此，本发明的目的在于提供一种半导体元件及其制造方法，可利用较少的制作工艺步骤、较宽的制作工艺条件以及较低的制作工艺温度来制造具有良好CMOS特性的半导体元件。

为达上述目的，本发明提供一种半导体元件。基底具有第一区及第二区。第一半导体层配置于第一区的基底上且具有通道区与位于通道区两侧的两个掺杂区。第一介电层配置于第一区及第二区的基底上，且覆盖第一半导体层。第一栅极及第二栅极分别配置于第一区及第二区的第一介电层上，其中第一栅极对应第一半导体层的通道区。第二介电层配置于第一区及第二区的第一介电层上，且覆盖第一栅极及第二栅极。第二半导体层配置于第二介电层上且对应第二栅极，其中第二半导体层的边界不超出第二栅极的边界。两个第一导电插塞(conductive plug)贯穿第一介电层与第二介电层、配置于第一栅极的两侧并分别与第一半导体层的掺杂区接触。两个接点(例如金属图案或导电插塞)位于第二区上并与第二半导体层接触。

在本发明的一实施例中，上述通道区为未掺杂区。

在本发明的一实施例中，上述通道区为掺杂区。

在本发明的一实施例中，上述半导体元件还包括一第三介电层，配置于第一区及第二区的第二介电层上。

在本发明的一实施例中，上述各接点为一金属图案，金属图案分别配置第二半导体层的顶面的两侧且曝露出第二半导体层的顶面的中间区域，且第三介电层覆盖金属图案以及第二半导体层的曝露出的上表面。此外，第三介电层覆盖第一导电插塞。

在本发明的一实施例中，上述各接点为贯穿第三介电层的一第二导电插塞，且第一导电插塞还贯穿第三介电层。

在本发明的一实施例中，上述第一栅极与第二导电插塞其中一者电连接。

在本发明的一实施例中，上述半导体元件还包括贯穿第二介电层与第三介电层且与第一栅极接触的一第三导电插塞，其中第三导电插塞与第二导电插塞其中一者电连接。

在本发明的一实施例中，上述第二半导体层的边界落入第二栅极的边界内。

在本发明的一实施例中，上述第一半导体层的材料包括低温多晶硅。

在本发明的一实施例中，上述第二半导体层的材料包括金属氧化物半导体。

在本发明的一实施例中，上述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。

在本发明的一实施例中，上述第一栅极与第二栅极的材料包括钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统。

在本发明的一实施例中，上述第一区为P型元件区，第二区为N型元件区；或第一区为N型元件区，第二区为P型元件区。

本发明另提供一种半导体元件。第一半导体层配置于基底上且具有通道区与位于通道区两侧的两个掺杂区。第一介电层配置于基底上且覆盖第一半导体层。栅极配置于第一介电层上，其中栅极对应第一半导体层的通道区。第二介电层配置于第一介电层上且覆盖栅极。第二半导体层配置于第二介电层上且对应栅极，其中第二半导体层的边界不超出栅极的边界。至少一第一导电插塞贯穿第一介电层与第二介电层并与第一半导体层的掺杂区其中一者接触。至少一接点(例如金属图案或导电插塞)与第二半导体层接触。

在本发明的一实施例中，上述通道区为未掺杂区。

在本发明的一实施例中，上述通道区为掺杂区。

在本发明的一实施例中，上述半导体元件还包括一第三介电层，配置于第二介电层上。