[发明专利]通过覆盖STI区域的高介电常数金属栅极超整合

说明书

技术领域

通常，本申请案的揭露内容是关于制造包含先进晶体管组件的高精密集成电路，所述先进晶体管组件包括电容增加的栅极结构，所述栅极结构包含高介电栅极介电材料。

背景技术

制造先进集成电路，例如CPUs、储存装置、ASICs(应用特定集成电路)以及类似物，根据特定的电路布局，需要在给定的芯片面积上形成许多电路组件。在不同的集成电路中，场效晶体管代表一种重要的电路组件型式，实质决定集成电路的效能。通常，目前实施多种工艺技术，形成场效晶体管，其中对于许多复杂的电路型式，CMOS技术因为操作速度与/或功率消耗与/或成本效应而成为最好的方式之一。在使用CMOS技术制造复合集成电路的过程中，在包含晶半导体层的基板上，形成百万个晶体管，亦即n-信道晶体管与p-信道晶体管。场效晶体管，无论是n-信道晶体管或p-信道晶体管，典型包含由高掺杂区域的接口形成所谓的pn-接合，称为汲极与源极区域，与所述高掺杂区域相邻为轻掺杂或非掺杂的区域，例如信道区域。在场校晶体管中，信道区域的传导性，亦即传导公道的驱动电流能力，是由栅极电及控制，所述栅极电极与所述信道区域相邻且被薄绝缘层分离。在形成传导信道之后，由于使用适当的控制电压至栅极电极，信道区域的传导性取决于信道区域中电荷载体的移动性。

晶体管组件关键尺寸的持续缩小已经造成场效晶体管的栅极长度为50nm或更小，因而提供具有更高效能与更包封装密度的精密半导体装置。晶体管电效能的增加与信道长度缩小有关，造成场效晶体管的驱动电流与切换速度增加。在另一方面，信道长度的缩小与这些晶体管的信道可控制性与静漏电流有关。已知为了提供所要的静态与动态电流流动可控制性，具有非常短信道的场效晶体管可需要栅极电极结构与信道区域之间增加电容耦合。一般而言，由于硅/二氧化硅接口的超特性，利用减少栅极介电材料的厚度来增加电容耦合，所述栅极介电材料的形成通常是二氧化硅材料为基础，可能结合氮物种。然而，实施上述辨识程度的信道长度后，以栅极介电材料为基础的二氧化硅的厚度可达到1.5纳米或更小，而后由于通过非常薄栅极介电材料电荷载体的直接隧道，造成明显漏电流。由于更进一步减少二氧化硅栅极介电材料的厚度后，指数增加的漏电流无法与热功率设计需求相比，所以已经发展其它机制，更进一步促进晶体管效能与/或降低整体晶体管尺寸。

例如，通过在硅信道区域为基础的晶体管组件中产生应力组件，可促进电荷载体移动性以及信道的整体传导性。对于具有标准晶图架构的硅材料，亦即(100)表面位向，信道长度方向位向沿着<100>均等方向，电流方向中拉伸应力可促进电子的传导性，因而改善n-信道晶体管的晶体管效能。在另一方面，在电流方向中压缩应力可增加电洞的移动性，以及可因而提供p-信道晶体管中的超传导性。因此，已经发展多应力诱导机制，就其本身而言需要复杂的制造顺序用于实施这些技术。在进一步装置比例之后，“内部”应利诱导源，例如包埋的应力诱导半导体材料可代表非常有效率的应力诱导机制。例如，为了促进这些晶体管的效能，常在p-信道晶体管的汲极与源极区域中，施加并入压缩应力诱导硅/锗合金。为达此目的，在前制造阶段中，在侧向相邻于p-信道晶体管栅极电极结构的主动区域中，形成凹槽，而用间隔层覆盖n-信道晶体管。而后以选择性磊晶生长技术为基础，用硅/锗合金填充这些凹槽。在形成凹槽的蚀刻程序与后续磊晶生长程序过程中，为了不使栅极电极的敏感材料，例如硅为基础的电极材料，过度暴露至形成凹槽与选择性生长硅/锗合金的环境，必须封装p-信道晶体管的栅极电极。而后，可暴露所述栅极电极结构，且可根据任何适当制程策略，形成汲极与源极区域，继续后续处理。

基本上，上述应力诱导机制是非场有效率的概念，改善p-信道晶体管的晶体管效能，其中最终得到在晶体管信道区域中的应力效率主要取决于半导体合金的内部应力程度以及此材料对于信道区域的侧向抵销。典型地，应力诱导半导体合金的材料组成受限于目前可获得的精密选择性磊晶沉积方法，硅/锗合金目前无法使锗浓度超过约30原子百分比。结果，信道区域中总应力的改善需要降低硅/锗合金对于信道区域的侧向抵销，因此任何保护间隔结构的宽度必须减小。