[发明专利]一种读灵敏放大器比较电路

说明书

技术领域

本发明涉及电路领域，尤其涉及一种读灵敏放大器比较电路。

背景技术

在存储器memory中，数据以1和0两种形式存储，分别对应擦除单元Erase cell和编程单元Program cell这两种基本的存储器单元。在读取存储器数据时，为了判断出某个存储器单元是Erase cell或Program cell，就需要将存储器单元与一个参考单元进行比较，这就需要用到读放大器sense amplifier比较电路。

传统的sense amplifier结构如图1所示，包括：左右两部分电路及一个比较器；该比较器包括两个输入端，一个输出端。

左半部分电路中，浮栅型MOS存储器件Mcell代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路，读取电压WL通过行译码电路加在该存储器单元Mcell的控制栅极上，产生电流Icell；该存储器单元Mcell的漏极通过列译码电路连接到N型MOS管MN1的源极，以及N型MOS管MN3的栅极；该存储器单元Mcell的漏极电压为BL。

所述列译码电路与N型MOS管MN1、MN3的连接点的电压为sensebl；该连接点还连接在所述存储器单元的漏端电容CBL的一端，该漏端电容CBL的另一端接地。

所述N型MOS管MN1是一个钳位管，其目的是将电压sensebl钳位在0.8V～1.2V之间，以避免存储器单元的drain stress(漏极应力)效应。钳位管MN1的漏极与作为负载管的P型MOS管MP1的漏极和栅极相连，栅极与所述N型MOS管MN3的漏极相连。

所述N型MOS管MN3是一个反馈管，其源极接地，漏极还与P型MOS管MP3的漏极相连，用于产生所述钳位管MN1所需的偏置电压Vfb。

所述P型MOS管MP3的栅极连接偏置电压Vbias，源极连接电压源V_DD，用于为所述反馈管MN3提供偏置电压。

所述负载管MP1的源极连接电压源V_DD；所述电流Icell通过所述列译码电路，以及钳位管MN1，最终施加在一二极管连接形式的负载管MP1上，从而在该负载管MP1的栅极和漏极上产生电压sain，作为所述比较器的一个输入；显然不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain。

右半部分电路中，浮栅型MOS存储器件Mref代表参考单元，用于提供一个可供比较的基准，行参考电压Rowref施加在该参考单元Mref的控制栅极上，产生一个参考电流Iref。该参考单元Mref的源极接地，漏极连接到N型MOS管Mcol的源极，漏极电压为RBL。

所述N型MOS管Mcol为列译码管，列参考电压Colref施加在该列译码管Mcol的栅极上；该列译码管Mcol的漏极连接到N型MOS管MN2的源极，以及N型MOS管MN4的栅极，该连接点的电压为rsensebl。

所述N型MOS管MN2是一个钳位管，其目的是将电压rsensebl钳位在0.8V～1.2V之间，以避免drain stress(漏极应力)效应。钳位管MN2的漏极与作为负载管的P型MOS管MP2的漏极和栅极相连，栅极与所述N型MOS管MN4的漏极相连。

所述N型MOS管MN4是一个反馈管，其源极接地，漏极还与P型MOS管MP4的漏极相连，用于产生所述钳位管MN2所需的偏置电压Vrfb。

所述P型MOS管MP4的栅极连接偏置电压Vrefbias，源极连接电压源V_DD，用于为所述反馈管MN4提供偏置电压。

所述负载管MP2的源极连接电压源V_DD；所述电流Iref通过所述列译码管Mcol，以及钳位管MN2，最终施加在一二极管连接形式的负载管MP2上，从而在该负载管MP1的栅极和漏极上产生电压sainref，作为所述比较器的另一个输入。

最终，所述比较器比较电压sain和电压sainref，产生或0或1的输出信号SAout，从而完成了对存储器单元的数据读取。

上面的传统结构中，负载管MP1与MP2作为负载用于产生电压，其源漏会消耗掉较大的电压裕度，以保证比较电路具备足够的精度和速度，这就限制了其在低电源电压情况下的应用。随着技术的进步，所使用的电源电压逐步降低，目前已降至1.8V乃至1.5V以下，这种情况下，上述传统结构的sense amplifier比较电路就不再适用。

发明内容