[发明专利]利用含硅掩模形成沟渠的方法

说明书

技术领域

本发明涉及一种形成沟渠的方法，特别是涉及一种利用含硅掩模层形成沟渠的方法。

背景技术

集成电路由多种装置构成，其中具有沟渠结构的装置大量的被使用在现今的半导体装置中。举例来说，沟渠式隔离结构经常出现在传统的半导体电路中，其可以被用来当作装置间的絶缘，而减少集成电路的总面积。另外，金属内联机包括许多接触插塞，而接触插塞的形成方式也包括在沟渠中填满金属或是导电材料。另外，其它有沟渠结构的半导体装置还包括沟渠式栅极或沟渠式电容。

图1至图2是目前用来形成沟渠的传统方法示意图。如图1，首先会提供一基底10，基底10覆盖有一氧化垫层12和一图案化氮化硅掩模14，如图2，用图案化氮化硅掩模14当作掩模，形成多个沟渠16。但是，由于氮化硅和氧化硅的蚀刻速率不同，所以在蚀刻出沟渠16同时，一凹陷18会形成在氧化垫层12中，使得沟渠16的侧壁变得不平整。

发明内容

根据本发明第一优选实施例，一种利用含硅掩模形成沟渠的方法，包括：首先，形成一基底，并且一含硅掩模覆盖在所述基底上，然后注入抗蚀刻掺质到含硅掩模，使得含硅掩模变为一抗蚀掩模，接着图案化基底和抗蚀掩模，而形成至少一沟渠，之后再形成一含硅材料层填满沟渠，最后以抗蚀掩模为掩模，蚀刻部分含硅材料层。

为了让本发明的目的、特征和优点能更明显易懂，下文描述优选实施方式，并配合附图，详细说明如下。但优选实施方式和附图只供参考与说明，并不是用来对本发明加以限制。

附图说明

图1到图2是目前用来形成沟渠的传统方法的示意图。

图3到图9是根据本发明优选实施例所绘示的一种利用含硅掩模形成沟渠的方法。

其中，附图标记说明如下：

10、20    基底                12        氧化垫层

14        图案化氮化硅掩模    16        沟渠

18        凹陷                22        氧化层

24        氮化硅层            26        含硅掩模

26’      抗蚀掩模            28        抗蚀刻掺质

30        上盖层              32        图案化光致抗蚀剂

34        沟渠                36        含硅材料层

具体实施方式

虽然本发明的优选实施例叙述例如下，但是并非用来限定本发明。任何擅长此技术的人员，在不脱离本发明的精神和范围内，可以对本发明作更动和润饰。因此本发明的保护范围会以权利要求的界定范围当作标准。并且为了让本发明的精神容易被理解，部分公知结构与工艺步骤的细节不会在此描述。

同样地，附图是优选实施例的装置示意图，但不是用来限定装置的尺寸。为了使本发明可以更清楚地呈现，部分组件的尺寸可能在附图被放大呈现。再者，在多个优选实施例中，相同的组件将会标示相同或相似的标记，使说明更容易并且更清晰。

图3至图9是根据本发明优选实施例所绘示的一种利用含硅掩模形成沟渠的方法。

如图3，首先提供一基底20，基底20由下到上依序覆盖一氧化垫层22、一氮化硅层24和一含硅掩模26。但是根据不同的产品需求，氧化垫层22和氮化硅层24也可以选择性地被省略。如图4，进行一掺质注入工艺，使得多个抗蚀刻掺质28注入含硅掩模26，所以注入抗蚀刻掺质28后的含硅掩模26会变为一抗蚀掩模26’。前述的抗蚀刻掺质28包括硼化合物，例如氟化硼(BF₂)，含硅掩模26包括多晶硅或单晶硅。含硅掩模26比较偏好是利用多晶硅制作而成。

因为抗蚀掩模26’被注入到抗蚀刻掺质28，因此相对于相同的蚀刻剂来说，抗蚀掩模26’比起含硅掩模26具有更高的抗蚀刻性，这是因为抗蚀刻掺质28可以提高抗蚀刻能力。换句话说，比起相同的蚀刻剂来说，抗蚀掩模26’的蚀刻速率较含硅掩模26的蚀刻速率小。

如图5，形成一上盖层30于抗蚀掩模26’上，然后形成一图案化光致抗蚀剂32在上盖层30上，接着如图6，以图案化光致抗蚀剂32当作掩模，干蚀刻上盖层30、抗蚀掩模26’、氮化硅层24、氧化垫层22和基底20。在干蚀刻后，移除图案化光致抗蚀剂32和上盖层30。