[发明专利]基于自隔离技术的介质场增强SOI耐压结构

说明书

技术领域

本发明涉及半导体功率器件和功率集成技术领域，确切地说涉及一种用于功率器件或高压集成电路中，基于介质场增强原理的SOI(Semiconductor On Insulator)功率器件和采用自隔离技术的耐压结构。

背景技术

SOI(Semiconductor On Insulator)技术因其具有更高的工作速度和集成度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应得以被广泛关注和应用。SOI功率集成电路的关键技术是实现功率器件耐高压，和低压控制电路与高压器件之间的隔离。SOI功率器件是SOI功率集成电路的核心器件。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。一直以来，SOI功率器件的横向耐压设计沿用成熟的Si基功率器件横向耐压设计的原理和技术，如RESURF原理和结终端技术。由于SOI功率器件的衬底不能参与耐压，所以SOI功率器件的纵向耐压较低，因此，SOI功率器件的纵向耐压设计至关重要。当顶层硅较厚时(如大于20um)，由于槽的深宽比很高(深宽比大于10)，导致刻蚀形成槽和回填难度大大增加，且回填后容易出现空洞，导致隔离效果变差，因而高压器件和低压控制电路之间采用全介质隔离技术的工艺成本和难度增加。所以可选择采用反偏PN结隔离(或自隔离)技术。但采用自隔离技术时，高压器件耐压就会大幅度下降。因此，当采用自隔离技术时，如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。

典型的介质隔离条件下的常规SOI LDMOS的结构如图9所示，图中，1为半导体衬底层，2为介质埋层(Insulator层，即I层)，3为半导体有源层(Semiconductor层，即S层)，4为栅氧化层，5为栅电极，6为p(或n)阱，7为n⁺(或p⁺) 源区，8为n⁺(或p⁺)漏区，9为漏电极，10为源电极，11为介质隔离层。低压控制电路在介质隔离包围的高压器件区之外。

典型的自隔离条件下的常规SOI LDMOS的结构如图10所示。图中，1为半导体衬底层，2为介质埋层(I层)，3为半导体有源层(S层)，4为栅氧化层，5为栅电极，6为p(或n)阱，7为n⁺(或p⁺)源区，8为n⁺(或p⁺)漏区，9为漏电极，10为源电极，12为n-(p-)漂移区层。低压控制电路做在半导体有源层3上，高压器件的漂移区层12与半导体有源层3因反偏PN而实现自隔离。

上述两种常规结构漏下纵向电场分布对比如图11所示(以N沟器件为例)。器件处于阻断状态时，常规SOI结构的纵向击穿电压主要由S层和I层承担，在介质埋层2的上界面，纵向击穿时的绝缘层电场为E_I＝ε_sE_s/ε_I≈3E_s，其中E_s是S层的电场，ε_s和ε_I分别是S层和I层的介电常数。在图中明显可以看出，在采用自隔离技术时需要在P型材料上做N型漂移区层(采用介质隔离时可直接采用N型材料)，在P型材料内电场剧烈下降，因而I层电场大大降低，而且随着P型材料浓度的上升，纵向电场下降的幅度会变得更大，从而导致纵向耐压的大幅度下降。