[发明专利]TFT快闪存储单元的原子层沉积外延硅生长

说明书

背景技术

本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于通过原子层沉积(ALD)外延的逐层硅生长，以制造薄膜晶体管(TFT)存储单元结构的器件。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于制造绝缘体上硅(SOI)层、硅沟道层和各种器件的薄的硅电荷捕获层，所述各种器件包括动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、三维存储阵列等。

集成电路或″IC″已经从在硅单片上制造的少量互连器件发展到几百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。

增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此，通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定的特征尺寸，然后需要改变工艺或器件布图。

在过去，减小储存装置已经为挑战性任务。举例来说，对于非易失性存储器件，由于不能在减小存储单元尺寸的同时而不降低每单位面积的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不足。

从上可知，需要改善的处理半导体器件的技术，特别是包括三维的(3D)存储单元结构的那些技术。

发明内容

本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于通过原子层沉积(ALD)外延的逐层硅生长，以制造薄膜晶体管(TFT)存储单元结构的器件。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于制造绝缘体上硅(SOI)层、硅沟道层和各种器件薄的硅电荷捕获层，所述各种器件包括动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、三维存储阵列等。

在一个具体的实施方案中，本发明提供一种逐层生长硅的方法。所述方法包括提供含有氧封端硅表面的衬底。另外，所述方法包括在所述氧封端的硅表面上形成第一氢封端的硅表面。第一氢封端的硅表面与每个表面硅原子的单个Si-H键相连。此外，所述方法包括通过断裂所述Si-H键、通过由Ar流辅助SiH4热裂解自由基的原子层沉积(ALD)以及连续闪光灯退火(flash lamp annealing)来加入硅原子层，从而在第一氢封端的硅表面上形成第二氢封端的硅表面。第二氢封端的硅表面与每个表面硅原子的两个Si-H键相连，并能够通过Ar流辅助SiH4热裂解自由基和连续闪光灯退火加入另一层。

在另一个具体的实施方案中，本发明提供一种制造薄膜晶体管存储单元的方法。该方法包括提供衬底、在衬底上形成第一绝缘层以及在所述第一绝缘层上形成一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个与第一表面相连，并包括N+多晶硅层，势垒层和导电层。所述N+多晶硅层在所述势垒层上，所述势垒层覆盖所述导电层。第一表面由N+多晶硅构成。另外，该方法包括在第一绝缘层上形成第二绝缘层。第二绝缘层与基本上和第一表面共面的第二表面相连。该方法还包括形成覆盖第一表面和第二表面的第一外延硅层。此外，所述方法包括形成夹在第一外延硅层上的下部二氧化硅隧道层和上部二氧化硅阻挡层之间的第二外延硅层。第二外延硅层能够形成浮置栅极。此外，该方法还包括在上部二氧化硅阻挡层上形成P+多晶硅层，并通过图案化该P+多晶硅层形成至少一个控制栅极。

在又一个具体的实施方案中，N+外延硅源极区、P-外延硅沟道层和N+外延硅漏极区的组合能够形成位于由薄的未掺杂外延硅层制成的电荷存储浮置栅极下的薄膜晶体管(TFT)。该TFT可作为该存储单元的存取器件。在一个实施方案中，通过该方法制造的具有这种TFT存储单元结构的器件可以重复地三维(3D)集成。此外，在另一个实施方案中，整个存储单元结构可以采用交叉点(cross-point)存储结构来实施，其中在外延硅浮置栅极层之内的各个存储元件可以夹在正交的字线和位线阵列之间。