[发明专利]时钟接收器及相关的半导体存储模块与校正方法

说明书

技术领域

本发明关于半导体电路，特别关于一种时钟接收器，其能够自动地校正互补的时钟信号的工作周期不一致所导致的相位偏移。

背景技术

一般而言，动态随机存取存储器(DRAM)会使用一接收器接受来自外部电路的一对互补的时钟信号(例如：VCLK与/VCLK)，而由此产生一主时钟信号(例如：MCLK)供内部电路使用。然而，由于元件不匹配、温度或其它因素，将会使得互补的时钟信号(VCLK与/VCLK)的工作周期会产生不一致的情况。

如图1A所示，时钟VCLK的工作周期(duty cycle)大于/VCLK的工作周期，将会使得两时钟信号分别于时间t1与t3产生交叉点(cross points)CP3与CP4，而未在预定时间t2与t4产生交叉点CP1与CP2。换言之，两时钟信号交叉的时间由于工作周期不一致而被提前。相反地，如图1B中所示，当时钟VCLK的工作周期(duty cycle)小于/VCLK的工作周期，将会使得两时钟信号交叉的时间由于工作周期不一致而被延后。换言之，接收器会产生具有失真(distortion)的时钟信号MCLK”，而不是预定的时钟信号MCLK。因此，主时钟信号MCLK与MCLK”将会具有相位偏移，而影响到内部电路中时钟信号的边限(margin)。

发明内容

本发明提供一种时钟接收器，包括：一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态(toggling)。

如上所述的时钟接收器，其中该校正单元包括：一偏移检测单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

如上所述的时钟接收器，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

如上所述的时钟接收器，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

本发明也提供一种半导体模块，包括：一时钟产生器，用以接收一对互补的时钟信号，产生一主时钟信号；以及一核心逻辑单元，用以根据输出对应的控制时钟信号与数据信号。时钟产生器包括：一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态(toggling)，以便产生该主时钟信号。

如上所述的半导体存储模块，其中该半导体存储模块为一半导体存储装置。

如上所述的半导体存储模块，其中该半导体存储装置为一动态随机存取存储器。

如上所述的半导体存储模块，其中该校正单元包括：一偏移检测单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

如上所述的半导体存储模块，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

如上所述的半导体存储模块，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

本发明也提供一种校正方法，包括：根据一对互补的时钟信号，产生一第一时钟信号；检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果；根据该检测结果，产生一组偏压电压；以及根据该组偏压电压，调整该第一时钟信号的转态(toggling)，以便产生一第二时钟信号。

如上所述的校正方法，其中该第一时钟信号的转态是通过改变至少一晶体管的导通能力而调整。

如上所述的校正方法，其中该第一时钟信号的一上升沿或一下降沿根据该组偏压电压选择性地被延迟或被提前。

根据本发明的时钟接收器及相关的半导体存储模块与校正方法能够自动地校正由于时钟信号VCLK与/VCLK之间工作周期不一致所造成的交叉点偏移，从而不会影响到内部电路中时钟信号的边限。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并结合附图，作详细说明如下：

附图说明

图1A显示时钟信号VCLK与/VCLK由于工作周期不一致而提前交叉。