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[发明专利]一种防止错锁的延迟锁相环及其锁相方法-CN201510134324.9在审
发明人：刘成;郭晓锋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2015-03-25 - 公布日： 2015-06-10 - 主分类号： H03L7/085 文献下载
摘要：本发明公开一种防止错锁的延迟锁相环及其锁相方法，延迟锁相环包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。
一种防止延迟锁相环及其方法

[发明专利]一种基于CUSUM算法的组合抗多径鉴相器的设计方法-CN201810156977.0有效
发明人：朱魁华;王超;邢超;张沛尧;刘强;董胜飞 -专利权人：上海华测导航技术股份有限公司;南京天辰礼达电子科技有限公司
申请日： 2018-02-24 - 公布日： 2022-09-30 - 主分类号： G01S19/22 文献下载
摘要：本发明提供了一种基于CUSUM算法的组合抗多径鉴相器的设计方法，包括以下步骤：步骤(1)：利用CUSUM控制图算法的变点理论进行良好环境和多径环境的识别与监测；步骤(2)：利用strobe抗多径鉴相器和常规鉴相器的综合使用，来减小strobe鉴相环路在常规环境中错锁的可能性，本发明利用了CUSUM算法对于微小异常变化的敏感性以及常规鉴相器与strobe鉴相器部分优缺点互补的特性，设计了一种实用性更高的组合鉴相器，能够在不中断跟踪环路的情况下，有效地抑制strobe鉴相环路在抗多径的同时又带来的可能的相位错锁情况的发生。
一种基于 cusum 算法组合抗多径鉴相器设计方法

[发明专利]鉴相器实现电路和鉴相器时钟产生方法-CN201180001514.3有效
发明人：邓升成;汤晓丹;郑玉婷 -专利权人：华为技术有限公司
申请日： 2011-08-19 - 公布日： 2012-02-15 - 主分类号： H03L7/08 文献下载
摘要：本发明实施例公开了一种鉴相器实现电路和鉴相器时钟产生方法，涉及通信技术领域，通过较简单的处理过程生成与业务时钟相适合的鉴相器时钟。所述鉴相器时钟产生方法包括：速率比较器将业务数据写入缓存的速率和鉴相器从缓存中读取业务数据的速率进行比较，确定业务数据对应的业务时钟的频偏绝对值和速率，根据比较结果向图案生成器发出指示，图案生成器根据指示生成快速时钟缺口图案或慢速时钟缺口图案；变频器根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频，采用变频后的鉴相器的时钟从缓存中读取下一个业务数据。主要用于鉴相器时钟的生成。
鉴相器实现电路时钟产生方法

[发明专利]鉴频鉴相器电路-CN201410003653.5有效
发明人：路易斯·普拉姆斯玛;尼古拉·伊凡尼塞维奇 -专利权人： NXP股份有限公司
申请日： 2014-01-03 - 公布日： 2017-10-20 - 主分类号： H03L7/085 文献下载
摘要：本发明提供一种鉴频鉴相器(PFD)电路，适于在锁相环(PLL)电路中使用。鉴频鉴相器电路包括鉴频鉴相器部分，该鉴频鉴相器部分适于检测两个输入信号的频率和相位差并根据检测到的频率和相位差产生控制信号；延迟和复位部分，该延迟和复位部分适于延迟所产生的控制信号，以基于控制信号和延迟的控制信号的结合产生复位信号用于复位鉴频鉴相器部分，并提供所产生的复位信号到鉴频鉴相器部分。
鉴频鉴相器电路

[发明专利]延迟锁相环电路-CN200910197821.8无效
发明人：段新东 -专利权人：上海宏力半导体制造有限公司
申请日： 2009-10-28 - 公布日： 2010-04-21 - 主分类号： H03L7/085 文献下载
摘要：本发明公开一种延迟锁相环电路，该延迟锁相环电路包括鉴相电路、电荷泵以及压控延迟线，该鉴相电路包括一防错锁电路和一鉴相器，其通过将该防错锁电路输出端耦合至该鉴相器，通过该防错锁电路使该鉴相器在电路启动时延迟一个脉冲，解决了延迟锁相环电路在启动时鉴相器反馈输入信号延时小于0.5TCLK会出现错误锁定的问题。
延迟锁相环电路

[发明专利]高速鉴相器-CN200810041016.1有效
发明人：马和良;雷奥;赖宗声;周灏;赖琳晖;陈磊;杨华;刘琳;陈子晏;欧阳炜霞 -专利权人：华东师范大学
申请日： 2008-07-25 - 公布日： 2009-05-13 - 主分类号： H03L7/085 文献下载
摘要：一种高速鉴相器，确切说，涉及一种基于单相时钟动态CMOS技术的高速鉴相器，属于信号处理及其电路的技术领域。在传统的鉴相器的基础上，在反馈环路中添加了一个延时模块，使鉴相器工作时没有死区，用高速的D触发器替换了传统的低速的D触发器，使鉴相器工作速度快，达到900MHz。该鉴相器有工作速度高，制作容易，工作时没有死区的优点，特别适于在延迟锁定环中精确鉴别两个输入信号的相位差。
高速鉴相器

[发明专利]一种线性融合鉴相器的运算方法-CN200810203503.3无效
发明人：赵晋;张建秋 -专利权人：复旦大学
申请日： 2008-11-27 - 公布日： 2009-04-29 - 主分类号： H04L25/02 文献下载
摘要：本发明涉及一种应用于1-bit量化软件接收机鉴相器的运算方法，它利用迭代法对相位估计的误差进行分析计算。与传统的基于反正切运算的鉴相器相比，本发明提出的鉴相器运算方法避免了反正切运算，降低了运算复杂度，同时提供了比反正切鉴相器更好的精度；与已有的数字鉴相器相比，采用本发明运算方法提出的鉴相器克服了其在低信噪比环境下性能严重恶化的缺点本发明提出的鉴相器可以在1-bit量化的软件接收机中得到良好的应用。
一种线性融合鉴相器运算方法

[发明专利]一种大功率短波相控阵相位检测方法-CN202310204118.5有效
发明人：谢旭;魏世泽;张林森;徐争光;王宇航;左浩 -专利权人：中国人民解放军海军工程大学
申请日： 2023-03-06 - 公布日： 2023-06-13 - 主分类号： G01R25/00 文献下载
摘要：本发明提出了一种大功率短波相控阵相位检测方法，该方法利用检查系统，系统包括第一大功率耦合器、第二大功率耦合器、第一功率分配器、第二功率分配器、第一鉴相电路、第二鉴相电路和安装有双通道相位检测算法的处理器，方法为：第一大功率耦合器通过第一功率分配器分别与第一鉴相电路和第二鉴相电路连接，第二大功率耦合器通过第二功率分配器分别与第一鉴相电路和第二鉴相电路连接，第一鉴相电路和第二鉴相电路均与处理器连接，所述处理器中安装有双通道相位检测算法本发明适应大功率短波信号，提高了相位检测精度，克服鉴相电路二值性导致的相位模糊，避开鉴相电路的非线性区，复杂度低，适用频率范围广，对硬件要求低。
一种大功率短波相控阵相位检测方法

[发明专利]一种用于倍频器电路的延迟锁定环-CN201810990604.3在审
发明人：贾海珑;王昕宇 -专利权人：上海奥令科电子科技有限公司
申请日： 2018-08-28 - 公布日： 2019-02-01 - 主分类号： H03L7/089 文献下载
摘要：本发明公开了一种基于DLL的改进结构，将DLL的锁定过程分解为两个过程，第一步是鉴相器环路粗锁过程。粗锁完成之后，第二步是将鉴相器鉴相模式自动切换到基于D‑触发器结构的鉴频鉴相器精锁模式，保证最终锁定状态下DLL输出信号具有更小的时钟抖动。本发明提供了一种用于倍频器电路的延迟锁定环，鉴频鉴相器与鉴相器相互配合，避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动。
鉴相器倍频器电路鉴频鉴相器延迟锁定环时钟抖动输出信号锁定模式自动切换压控延迟单元触发器结构电压波动改进结构过程分解环路电容频谱纯度延时抖动鉴相配合保证

[实用新型]一种双锁相环频率合成器-CN201920827396.5有效
发明人：方首道 -专利权人：中国电子科技集团公司第三十六研究所
申请日： 2019-06-03 - 公布日： 2020-02-07 - 主分类号： H03L7/18 文献下载
摘要：本实用新型的双锁相环频率合成器包括：数字鉴相器、低通滤波器、振荡器、分路器、模拟鉴相器和可编程分频器；数字鉴相器的第一输入端连接参考信号，数字鉴相器的输出端连接低通滤波器的第一输入端，低通滤波器的输出端连接振荡器的输入端，振荡器的输出端连接分路器的输入端，分路器的第一输出端连接模拟鉴相器的第一输入端，模拟鉴相器的第二输入端连接参考信号，模拟鉴相器的输出端连接低通滤波器的第二输入端，分路器的第二输出端连接所述可编程分频器的输入端，可编程分频器的输出端连接数字鉴相器的第二输入端。
输出端连接输入端低通滤波器模拟鉴相器数字鉴相器分路器可编程分频器本实用新型频率合成器振荡器输入端连接相环相位噪声指标捕捉

[发明专利]原子钟伺服系统、设备、用于同步鉴相的方法及装置-CN201610071393.4在审
发明人：侯群 -专利权人：江汉大学
申请日： 2016-02-01 - 公布日： 2016-07-06 - 主分类号： H03L7/26 文献下载
摘要：本发明公开了一种原子钟伺服系统、设备、用于同步鉴相的方法及装置，其系统包括：微处理器，发送频率合成指令、79Hz键控调频信号和79Hz鉴相信号；频率合成器，与所述微处理器连接；物理系统，对所述综合调制信号进行量子鉴频；相位调整模块，接收所述79Hz鉴相信号并对所述79Hz鉴相信号进行相位调整；同步鉴相模块，接收所述物理系统鉴频信号和经相位调整后的所述79Hz鉴相信号；其中，所述同步鉴相模块将同步鉴相的结果传输至所述微处理器，使所述微处理器产生对应的同步鉴相压控信号传输至晶体振荡器。本发明实现了根据实际原子钟，精确修改同步鉴相信号的相位，以达到提高伺服同步鉴相的精度的有益效果。
原子钟伺服系统设备用于同步方法装置

[实用新型]鉴相鉴幅无声运行漏电保护器-CN95217004.3在审
发明人：俞维林 -专利权人：俞维林
申请日： 1995-07-12 - 公布日： 1997-03-26 - 主分类号： H02H3/32 文献下载
摘要：一种安装于三相低压配电线路的鉴相鉴幅无声运行漏电保护器，它由零序电流互感器(1)、漏电分析控制器(2)、交流接触器(3)所组成。在漏电分析控制器中，有分析漏电信号的鉴相鉴幅电路和控制交流接触器无声运行的起动、保持电路。鉴相鉴幅电路能使三相漏电保护器的触电动作值不受线路漏电矢量的影响；控制交流接触器无声运行的电路，可以使交流接触器运行时线圈节电和消声。
鉴相鉴幅无声运行漏电保护

[发明专利]PN码环辅助鉴相电路-CN201310400023.7有效
发明人：曾富华 -专利权人：中国电子科技集团公司第十研究所
申请日： 2013-09-05 - 公布日： 2013-12-18 - 主分类号： H04B1/7075 文献下载
摘要：本发明涉及一种PN码环辅助鉴相电路，旨在提供一种能够提高码环鉴相和环路相位捕获范围，提高码环对初始相位误差容忍能力的辅助鉴相电路。本发明通过下述技术方案予以实现：用两路分别依次串联相关器电路、积分清零滤波器电路和求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一个PN码发生器的码序列输出，各自的减法器共同相连一个求解误差电压的加法电路。PN码环鉴相电路和扩展PN码环鉴相电路经加法电路得到误差电压输出。本发明相比现有技术的初始相位，捕获范围提高了3倍，可消除原有鉴相电路具有的在正负半码片范围内的相关副峰。
pn 辅助电路

[发明专利]一种高精度鉴频鉴相器-CN201310186829.0有效
发明人：沈海斌;蒋旭 -专利权人：浙江大学
申请日： 2013-05-20 - 公布日： 2013-09-18 - 主分类号： H03L7/085 文献下载
摘要：本发明公开了一种高精度鉴频鉴相器。它包括基本鉴频鉴相单元和快速锁定单元，基本鉴频鉴相单元能实现对两个输入波形频率和相位的鉴定，快速锁定单元能提高鉴频鉴相器的精度。当鉴频鉴相器的两个输入波形频率相位一致时，快速锁定单元不工作，鉴频鉴相器的两路输出都为低电平；当鉴频鉴相器的两个输入波形频率或者相位不一致时，其中一个输入波形的上升沿到来使得其对应的输出马上变为高电平，本发明结构紧凑，鉴频鉴相误差小，资源消耗少。
一种高精度鉴频鉴相器

[发明专利]防止延迟锁相环错误锁定的方法及其系统-CN201110079890.6有效
发明人：亚历山大;刘天志 -专利权人：山东华芯半导体有限公司
申请日： 2011-03-31 - 公布日： 2011-08-10 - 主分类号： H03L7/08 文献下载
摘要：其方法包括以下步骤：1)延时持续增加阶段；2)微调阶段；其中，步骤1)具体分为1.1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制逻辑电路的I鉴相器和II鉴相器；1.2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，分别输入控制逻辑电路的I鉴相器和II鉴相器；1.3)I鉴相器和II鉴相器对分频输入时钟和两路差分反馈时钟进行采样、比较后，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时
防止延迟锁相环错误锁定方法及其系统