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[发明专利]一种基于FPGA的译码器-CN202110716250.5有效
发明人：曹强;张一凡 -专利权人：华中科技大学
申请日： 2021-06-25 - 公布日： 2023-02-07 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种基于FPGA的译码器及其设计方法，属于数据处理领域，基于FPGA的译码器包括：多个并行的译码器核；每个译码器核包括数据输入单元、数据输出单元和多个并行的译码单元，每个译码器核中译码单元的数量为令译码器核译码吞吐率最大时所需的译码单元的最小数量；每个译码器核中，多个并行的译码单元复用数据输入单元和数据输出单元，用于并行地对数据输入单元中的编码数据进行译码，并将译码后的数据传输至数据输出单元。可以利用多内存FPGA的内存通道和硬件资源实现该FPGA，可以简单扩展硬件规模，快速适应不同的FPGA硬件平台，在大规模FPGA上快速实现高性能译码。
一种基于 fpga 译码器

[发明专利]一种具有单置换网络的分层半并行LDPC译码器系统-CN202011411615.5有效
发明人：张红升;丁太云;刘挺;易胜宏 -专利权人：重庆邮电大学
申请日： 2020-12-03 - 公布日： 2023-04-07 - 主分类号： H03M13/11 文献下载
摘要：本发明涉及一种具有单置换网络的分层半并行LDPC译码器系统，属于译码器硬件设计领域。该系统包括单置换网络的分层译码架构、单置换网络的分层半并行译码架构、分层半并行译码的流水线设计、分层半并行LDPC译码器的硬件构架。本发明通过更改从变量节点传递到校验节点的每个信息块的循环移位值，去掉了校验节点和变量节点之间的置换网络模块，即通过单置换网络就可以完成译码器的循环移位操作，从而减小了译码器的硬件资源。采用半并行的译码结构，同时在半层之间加入流水线。与分层全并行结构的译码器相比，半并行结构的译码器的变量节点并行度仅为码长的一半，但可以实现其3/4的吞吐量，同时将硬件资源减少了一半。
一种具有置换网络分层并行 ldpc 译码器系统

[发明专利]QC-LDPC码块并行译码器硬件代码生成方法及装置-CN202110667105.2在审
发明人：张川;钟志伟;杨敏华;黄永明;尤肖虎 -专利权人：网络通信与安全紫金山实验室
申请日： 2021-06-16 - 公布日： 2022-12-16 - 主分类号： G06F8/30 文献下载
摘要：本发明提供一种QC‑LDPC码块并行译码器硬件代码生成方法及装置，所述方法包括：获取QC‑LDPC码块并行译码器的设计参数；基于所述设计参数确定QC‑LDPC码块并行译码器的硬件架构中每一底层模块的规模；基于每一底层模块的规模生成每一底层模块的硬件代码文件。本发明提供的QC‑LDPC码块并行译码器硬件代码生成方法及装置，根据用户给定的参数计算出LDPC码块并行译码器中各个模块的规模，通过专门的函数为每个模块生成硬件代码，提高了硬件代码生成的效率。
qc ldpc 并行译码器硬件代码生成方法装置

[发明专利]一种基于移位型基图的超高吞吐率LDPC译码器-CN202211177837.4在审
发明人：沙金;李瀚文 -专利权人：南京大学
申请日： 2022-09-26 - 公布日： 2023-02-03 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种属于信道编译码技术领域中的LDPC译码器。现代通信领域中部分场景下使用的LDPC译码器要求吞吐率高，但硬件资源消耗大，本发明设计了一种基于移位型基图的超高吞吐率LDPC译码器，译码器内部例化多个译码器，译码器核使用基于移位型基图的LDPC校验矩阵，采用按行分组的最小和译码算法进行译码。本发明的有效效果为：使用基于移位型基图的LDPC校验矩阵设计译码器架构，减小了按行分组译码器中读取和写回模块的硬件资源消耗，降低了译码器的面积，使单位面积获得的吞吐率得到有效提升，并通过多核并行译码的方式大幅提升译码吞吐率
一种基于移位型基图超高吞吐 ldpc 译码器

[发明专利]低硬件资源消耗的极化码SCL译码器及其译码方法-CN202210536920.X在审
发明人：贺超;张正宇;周家喜;姚艳军;张靖;冯中秀;牛聪;江涛 -专利权人：中国电子科技集团公司第三十八研究所
申请日： 2022-05-17 - 公布日： 2022-09-02 - 主分类号： H03M13/13 文献下载
摘要：本发明提供一种低硬件资源消耗的极化码SCL译码器及其译码方法，涉及信道编码技术领域。本发明提出的一种低硬件资源消耗的极化码SCL译码器，该SCL译码器只使用一个按照串行流水线结构设计的SC译码器，其中SC译码器包括LLR计算模块、部分和计算模块、路径度量值计算模块、路径度量值排序与删减模块、指针模块；上述结构使得本申请的SCL译码器在译码过程中，其路径间串行流水译码，路径内部并行计算。本发明的SCL译码器降低了接收机译码部分实现过程中的资源消耗，降低了通信成本。
硬件资源消耗极化 scl 译码器及其译码方法

[发明专利]一种基于自定义指令集的极化码译码器的架构设计方法-CN202310209839.5在审
发明人：刘毅;王杰;张佳浩;高思佳;师瑞洋 -专利权人：西安电子科技大学
申请日： 2023-03-07 - 公布日： 2023-06-09 - 主分类号： H03M13/13 文献下载
摘要：一种基于自定义指令集的极化码译码器的架构设计方法，根据自定义指令控制译码器的硬件架构，利用指令来控制译码流程，降低译码过程中由于电路状态而导致的出错概率，使得极化码译码器的工作更加稳定；采用FSC译码算法对SSC译码树的节点分类为多个不同类型的子节点，并根据不同子节点完成对应快速译码，解决译码延时大，吞吐率低、不易于硬件电路实现的问题，提高了译码器的译码速度和吞吐率，提高了极化码的译码效率，使得极化码译码器的工作更加稳定
一种基于自定义指令极化译码器架构设计方法

[发明专利]译码方法、装置及译码器-CN201811423725.6在审
发明人：张鹤;唐雄;章伟;陈朝正;李晓亮;文奏章 -专利权人：中兴通讯股份有限公司
申请日： 2018-11-26 - 公布日： 2020-06-02 - 主分类号： H03M13/11 文献下载
摘要：本发明提供了一种译码方法、装置及译码器，该译码方法包括：设置译码器的并行度P,并根据所述并行度P对待译码块的软信息进行信息拆分；根据所述拆分信息对所述待译码块进行译码计算，并输出译码后的硬比特信息；根据所述并行度在本发明中，由于在译码设计时可以根据设计所需的译码器吞吐量，可接受的资源消耗、硬件成本等，灵活选择译码器的并行度，因此，可以解决并行度过大所带来的硬件资源消耗大、难以灵活应用的问题，达到提高译码器的应用灵活性
译码方法装置译码器

[发明专利]查表型硬件搜索引擎-CN201711402362.3有效
发明人：张建伟;吴国强;陈晓明;喻言 -专利权人：大连理工大学
申请日： 2017-12-22 - 公布日： 2020-09-29 - 主分类号： H04L12/743 文献下载
摘要：查表型硬件搜索引擎，属于信息技术领域，用于改造传统TCAM硬件搜索引擎，使得电路性能更高。技术要点是：包括SL译码器、TL‑TCAM阵列，所述TL‑TCAM硬件搜索引擎中存储的数据由对应的TCAM硬件搜索引擎中存储的数据查表得到，所述的译码器用于将搜索字译码并将其送入TL‑TCAM硬件搜索引擎阵列，所述译码为使对应于TCAM硬件搜索引擎表格中数据的搜索字SL转换为对应于TL‑TCAM硬件搜索引擎表格数据的搜索字LSL，效果是：TCAM增加译码器，配合译码器并以查表方式将TCAM表格数据转换成能够适应于增加了搜索线的新电路单元
表型硬件搜索引擎

[发明专利]一种极化码SCL译码器及其译码方法-CN202310831004.3在审
发明人：韩国军;叶龙建;翟雄飞 -专利权人：广东工业大学
申请日： 2023-07-06 - 公布日： 2023-10-13 - 主分类号： H03M13/13 文献下载
摘要：本发明涉及信道编码技术领域，公开了一种极化码SCL译码器及其译码方法，通过引入快速连续删除译码算法、连续删除译码算法到连续删除列表译码器当中，降低了硬件实现的复杂度，减少了译码时延，提高译码器的吞吐率，同时提出的动态配置模块在基本不增加硬件资源的同时做到支持多码长以及多码率的译码，其通过识别外部输入的配置信息到译码器，可以动态调整当前所支持的码长以及码率，能够灵活适用于更多的实际应用场景；将预计算处理技术和一种重新设计的计算单元结合，使其能够符合流水线设计的要求，满足帧间流水的译码，能够在提高计算单元利用率的同时提高译码器的吞吐率，做到了硬件资源开销和吞吐量之间的平衡。
一种极化 scl 译码器及其译码方法

[发明专利]一种直线型极化码译码器及其设计方法-CN201811361914.5有效
发明人：张川;黄宇轩;张在琛;尤肖虎 -专利权人：东南大学
申请日： 2018-11-15 - 公布日： 2022-02-11 - 主分类号： H03M13/13 文献下载
摘要：本发明公开了一种直线型极化码译码器及其设计方法，采用较少的运算节点和寄存器实现了译码，硬件复杂度低。本发明不仅能够建立硬件资源消耗与极化码译码器延时之间的定量关系，而且还给出了每一步计算到时间轴上的映射关系，为控制电路设计与直线型极化码译码器的硬件框架提供指导。
一种线型极化译码器及其设计方法

[发明专利]低密度奇偶校验码的混叠译码方法及多核协同混叠译码器-CN201410112876.5有效
发明人：殷柳国;林柏洪;李琪;陆建华 -专利权人：清华大学
申请日： 2014-03-24 - 公布日： 2017-01-11 - 主分类号： H03M13/11 文献下载
摘要：本发明涉及一种低密度奇偶校验码的混叠译码方法及多核协同混叠译码器，属于无线通信领域。本发明的混叠译码方法中，变量节点译码和校验节点译码同时进行，完成低密度奇偶校验码的译码。本发明的多核协同混叠译码器，采用混叠译码方法，引入循环总线，使循环总线上的变量节点运算单元组、变量节点输出信息储存单元、校验节点运算单元组及校验节点输出信息储存单元四个模块同时工作，实现多核协同混叠译码本发明的译码方法和译码器，提高了译码器的吞吐率和硬件逻辑使用效率；而译码器中循环总线的引入，实现多核协同译码，降低硬件逻辑单元和内存块数的消耗，十分有利于高速低资源消耗的低密度奇偶校验码的译码器开发。
密度奇偶校验码译码方法多核协同译码器

[发明专利]基于深度学习的极化码译码算法-CN201710371218.1有效
发明人：张川;徐炜鸿;吴至臻;尤肖虎 -专利权人：东南大学
申请日： 2017-05-24 - 公布日： 2020-07-14 - 主分类号： H03M13/13 文献下载
摘要：本发明公开了一种基于深度学习的极化码译码算法，提出了多维度缩放Min‑sum置信度传播(Beliefpropagation)译码算法，用以加快译码算法收敛速度；然后根据BP算法的因子图与深度神经网络的相似性，实现了基于深度神经网络的极化码译码器，利用深度学习技术训练深度神经网络译码器，相比原始BP译码算法减少了近90％的译码迭代次数，同时取得了更好的译码性能；最后本发明给出了深度神经网络极化码译码器基本运算模块的硬件实现，并且利用硬件折叠技术减少了50％的硬件消耗。
基于深度学习极化译码算法

[发明专利]双二进制Turbo译码实现方法、系统、设备及应用-CN202110248043.1有效
发明人：杨清海;常富;张媛 -专利权人：西安电子科技大学
申请日： 2021-03-07 - 公布日： 2023-03-14 - 主分类号： H03M13/29 文献下载
摘要：本发明属于通信技术领域，公开了一种双二进制Turbo译码实现方法、系统、设备及应用，所述双二进制Turbo译码实现系统包括：子译码器模块DEC、顶层控制模块、循环状态计算模块、数据缓存模块、交织模块、解交织模块本发明通过改进整个译码器模块的电路结构，合理的安排整个译码模块的电路结构，使得整个电路只用一个子译码器模块就可以完成整个译码过程，节省大量的硬件资源，减少硬件资源消耗，降低成本；采用新的循环状态获取方法，使得在较低的时延和硬件复杂度下稳定的获取循环状态，减少译码过程的延迟。同时，本发明在译码器顶层控制模块中，无需增加额外的电路消耗，只通过迭代次数就可以控制整个译码流程。
二进制 turbo 译码实现方法系统设备应用

[发明专利]紧凑查表型硬件搜索引擎及其数据转换方法-CN201711402026.9有效
发明人：张建伟;吴国强;陈晓明;喻言 -专利权人：大连理工大学
申请日： 2017-12-22 - 公布日： 2020-09-29 - 主分类号： H04L12/743 文献下载
摘要：紧凑查表型硬件搜索引擎，属于信息技术领域，为了改造传统TCAM硬件搜索引擎，使得电路性能更高，技术要点是：包括SL译码器、CTL‑TCAM阵列，所述的译码器用于将搜索字译码并将其送入CTL‑TCAM阵列，所述译码为使对应于TCAM硬件搜索引擎表格中数据的搜索字SL转换为对应于CTL‑TCAM硬件搜索引擎表格数据的搜索字LSL，所述CTL‑TCAM阵列主要由CTL‑TCAM硬件搜索引擎的字电路组成，每个字电路主要由多个NOR型CTL‑TCAM硬件搜索引擎单元NORCTL‑Tcell并联在匹配线ML上组成或由多个NAND型CTL‑TCAM硬件搜索引擎单元NANDCTL‑Tcell串行连接组成，CTL‑Tcell由搜索数据线及全局屏蔽线连接于译码器，效果是：增加译码器，从而使得增加了搜索线的单元电路仍可以配合TCAM表格数据。
紧凑表型硬件搜索引擎及其数据转换方法

[发明专利]move指令译码方法、数据移动方法、译码器及数据存取装置-CN201811623225.7有效
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-12-28 - 公布日： 2022-12-09 - 主分类号： G06F9/30 文献下载
摘要：本申请涉及一种move指令译码方法，通过对move指令进行解析，扩展了指令集和译码器的硬件结构，提高了译码器的译码功能，完善了move指令的操作。
move 指令译码方法数据移动译码器存取装置

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