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[发明专利]乘法器、数据处理方法、芯片及电子设备-CN201811450565.4在审
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-11-30 - 公布日： 2020-06-09 - 主分类号： G06F7/501 文献下载
摘要：本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：编码电路和修正累加电路，所述编码电路的输出端与所述修正累加电路的输入端连接，该乘法器能够保证在消除符号位扩展处理的基础上，提高乘法运算结果的准确性，有效降低乘法器的功耗。
乘法器数据处理方法芯片电子设备

[发明专利]一种基于FPGA的浮点乘加器及计算方法-CN202211275784.X在审
发明人：刘贵鹏;黄国华;赵桂娟 -专利权人：兰州大学
申请日： 2022-10-18 - 公布日： 2023-03-07 - 主分类号： G06F7/57 文献下载
摘要：本发明包括数据分配器、浮点乘法器层、浮点加法器阵和累加器。所述计算方法通过延拓乘法器层以及加法器阵来使用更多片内资源提升速度上限，其延拓的过程中乘法器层、加法器阵以及累加模块内容无需改动，对于本领域内普通技术人员而言，根据不同FPGA芯片资源配置不同乘法器层内乘法器数量十分简单且高效
一种基于 fpga 浮点乘加器计算方法

[发明专利]一种乘法器的重构运算方法及可重构乘法器-CN03119591.1无效
发明人：侯朝焕;单睿;洪缨;张卫新;张铁军;王东辉;杨焱;王涛 -专利权人：中国科学院声学研究所
申请日： 2003-03-12 - 公布日： 2004-09-22 - 主分类号： G06F7/44 文献下载
摘要：本发明公开了一种乘法器的重构运算方法及可重构乘法器。该乘法器通过指令寄存器读取乘法指令，乘法指令中包括一个表明乘法运算个数的重构码；由部分积暂存器分别对重构码标识的多个乘法按照booth算法进行逻辑运算获得多个乘法运算的部分积，并储存在部分积暂存器中；部分积暂存器根据重构码分为多个块阵列，所述多个乘法运算的部分积存储于相应的块阵列中；部分积累加器将部分积累加器中的结果进行累加运算，之后将累加结果发送到结果校正器中进行修正。依据本发明的技术方案设计的乘法器，不仅可以提供一般乘法器的功能，还可以提供多路乘法的并行性支持。该乘法器可以用于通用微处理器或者数字信号处理器中的乘法器或者乘累加器。
一种乘法器运算方法可重构

[发明专利]一种机械设备随动装置控制器系统-CN201611052947.2在审
发明人：侯省亮 -专利权人：侯省亮
申请日： 2016-11-25 - 公布日： 2018-06-01 - 主分类号： G05B11/42 文献下载
摘要：一种机械设备随动装置控制器系统，其特征在于：所述的机械设备随动装置控制器系统包括比较器、积分器、积分系数乘法器、积分饱和限制器、第一减法器、第二减法器、PDF系数乘法器、微分系数乘法器、PDF随动器、微分器、微分跟随器、反馈跟随器；其中：其中的比较器、积分器、积分系数乘法器分别和第一减法器、第二减法器按顺序连接，第一减法器通过PDF系数乘法器和PDF跟随器连接，第二减法器通过微分系数乘法器、微分器和微分跟随器连接
减法器控制器系统机械设备随动装置比较器跟随器积分系数乘法器反馈跟随器系数乘法器微分系数乘法器积分器微分器方位信号机械装备积分饱和顺序连接反馈随动器限制器

[发明专利]基于位串行结构的booth4乘法器的设计-CN202211153379.0在审
发明人：王忆文;程筱舒;丁玮然;李平 -专利权人：电子科技大学
申请日： 2022-09-20 - 公布日： 2023-05-16 - 主分类号： G06F7/525 文献下载
摘要：深度神经网络中大量的乘累加单元都需要用到乘法器和加法器。随着人工智能芯片对性能的要求逐步上升，将功耗和面积降下去迫在眉睫。位串行结构由于其占用面积小，全部的硬件利用率，工作频率高等特性而被受瞩目。本发明具体涉及一种基于位串行结构的booth4乘法器的设计，主要由一个最低有效位乘法器单元、一个最高有效位乘法器单元和若干个中间乘法器单元级联组成。该位串行booth4乘法器除了有比并行乘法器面积小的特点，在功耗上也优于原来的位串行乘法器。
基于串行结构 booth4 乘法器设计

[实用新型]单涡卷三维混沌电路-CN201220142947.2有效
发明人：张成亮 -专利权人：滨州学院
申请日： 2012-04-04 - 公布日： 2012-10-03 - 主分类号： H04L9/00 文献下载
摘要：本实用新型涉及一种单涡卷三维混沌电路，由运算放大器U1、运算放大器U2、运算放大器U3和乘法器U4、乘法器U5组成，运算放大器实现加法，反相，积分功能，实现系统中的线性项，乘法器实现乘法功能，实现系统中的非线性项，乘法器U4接运算放大器U1，乘法器U5接运算放大器U2，运算放大器U1的输出接乘法器U5的一个输入端，运算放大器U2的两个输出分别接乘法器U5的另一个输入端和乘法器U4的两个输入端，本实用新型的有益效果
单涡卷三维混沌电路

[发明专利]一种高速大位宽乘法器-CN201910934899.7有效
发明人：吴冰瑞;俞艳东;张培勇;陆玲霞 -专利权人：浙江大学
申请日： 2019-09-29 - 公布日： 2020-10-13 - 主分类号： G06F7/523 文献下载
摘要：本发明提供一种高速大位宽乘法器。该乘法器包括两个互补时钟、CLA加法器、溢出处理模块、译码器、K位乘单元和数据运算模块；该乘法器的运算方法为：将部分积分成两组，由不同的时钟对各组部分积进行控制，进行并行运算；在两个互补时钟的上升沿分别进行乘法运算和移位相加操作，即可得到最终的乘法结果。本发明的高速大位宽乘法器使得时钟周期消耗减少一半，提高了乘法器的运算速度。本发明的乘法器可以在集成电路、可编程逻辑器件、数字信号处理和通信等领域中使用，其特点是电路结构简单、占用资源少、速度快，同时能够实现大位宽操作数乘法运算。
一种高速大位宽乘法器

[发明专利]芯片结构及其乘加计算引擎-CN202010587029.X有效
发明人：谭黎敏;宋捷;桑迟 -专利权人：上海西井信息科技有限公司
申请日： 2020-06-24 - 公布日： 2021-08-17 - 主分类号： G06F7/544 文献下载
摘要：本发明提供一种芯片结构及其乘加计算引擎,乘加计算引擎包括：多个卷积引擎，每个所述卷积引擎包括15*M*N个乘法器以及至少设置在部分乘法器之间的加法器，M,N均为大于1的整数，其中，根据所述卷积引擎所应用的不同的卷积核的尺寸，按不同的方式激活所述乘法器之间、所述乘法器与所述加法器之间的连接方式。本发明提供的芯片结构及其乘加计算引擎利用同一套卷积引擎在应用到不同的卷积核的尺寸时，提高乘法器资源的利用率，且根据不同的卷积核的尺寸实现不同的乘法器资源分配，实现数据的动态分布，达到需要的计算方式。
芯片结构及其计算引擎

[发明专利]一种改进型的逆变器相位检测器-CN201711215595.2在审
发明人：梁光耀;刘红伟;季必胜;刘梦花 -专利权人：嘉兴伏尔电子科技有限公司
申请日： 2017-11-28 - 公布日： 2018-03-02 - 主分类号： G01R25/00 文献下载
摘要：本发明公开了一种改进型的逆变器相位检测器，包括依次连接的第一加法器、继电器、SOGI模块和滤波模块，SOGI模块包括主线路和回馈线路，主线路包括依次相连的第二加法器、第一乘法器、第一积分器，回馈线路包括依次连接的第二积分器和第二乘法器，第二积分器连接第一积分器的输出端，继电器连接第二加法器，滤波模块包括有依次连接的第三加法器、第四加法器、第三乘法器、第三积分器，第三积分器的输出端通过线路连接第三加法器，第二乘法器分别连接第二加法器和第四加法器，第一乘法器、第二乘法器、第三乘法器分别输入相位角设定值。
一种改进型逆变器相位检测器

[实用新型]一种改进型的逆变器相位检测器-CN201721618154.2有效
发明人：梁光耀;刘红伟;季必胜;刘梦花 -专利权人：嘉兴伏尔电子科技有限公司
申请日： 2017-11-28 - 公布日： 2018-07-10 - 主分类号： G01R25/00 文献下载
摘要：本实用新型公开了一种改进型的逆变器相位检测器，包括依次连接的第一加法器、继电器、SOGI模块和滤波模块，SOGI模块包括主线路和回馈线路，主线路包括依次相连的第二加法器、第一乘法器、第一积分器，回馈线路包括依次连接的第二积分器和第二乘法器，第二积分器连接第一积分器的输出端，继电器连接第二加法器，滤波模块包括有依次连接的第三加法器、第四加法器、第三乘法器、第三积分器，第三积分器的输出端通过线路连接第三加法器，第二乘法器分别连接第二加法器和第四加法器，第一乘法器、第二乘法器、第三乘法器分别输入相位角设定值。
加法器乘法器积分器相位检测器依次连接逆变器继电器本实用新型滤波模块改进型输出端主线路回馈谐波滤波环节线路连接依次相连相位角对锁减小改进

[发明专利]乘法器、数据处理方法、芯片及电子设备-CN201811450696.2有效
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-11-30 - 公布日： 2022-06-17 - 主分类号： G06F7/52 文献下载
摘要：本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：编码电路、压缩树组电路以及累加电路；所述编码电路的输出端与所述压缩树组电路的输入端连接，所述压缩树组电路的输出端与所述累加电路的输入端连接，该乘法器可以通过压缩树组电路对目标编码的部分积进行压缩处理，有效降低了乘法器中压缩电路的延迟，从而提高乘法器的运算性能和芯片的整体性能。
乘法器数据处理方法芯片电子设备

[发明专利]乘法器、数据处理方法、芯片及电子设备-CN201811450823.9有效
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-11-30 - 公布日： 2022-08-09 - 主分类号： G06F7/523 文献下载
摘要：本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：修正编码电路和修正压缩电路，所述修正编码电路的输出端与所述修正压缩电路的输入端连接，该乘法器能够保证乘法运算结果准确性的前提下，能够对多种不同位宽的数据进行乘法运算，有效减少了乘法器占用AI芯片的面积。
乘法器数据处理方法芯片电子设备

[发明专利]调制器-CN200780013679.6无效
发明人：加藤隆志 -专利权人：株式会社爱得万测试
申请日： 2007-04-10 - 公布日： 2009-04-29 - 主分类号： H03D7/00 文献下载
摘要：调制器(1)包括：本地信号源(10)，它生成同相本地信号；乘法器(12)，它将同相基带信号(I)与同相本地信号彼此相乘；反相器(142)，它接收来自本地信号源(10)的同相本地信号，并将其相位逆反；逆相乘法器(144)，它将逆相基带信号(-I)(与通过将同相基带信号(I)的相位逆反而获得的信号相等的信号)和来自反相器(142)(逆相本地信号)的输出彼此相乘；以及加法器(16)，它将来自乘法器(12)的输出与来自逆相乘法器由加法器16将作为从乘法器(12)漏泄出的同相本地信号的漏泄分量(载波漏泄)与作为从反相器(142)输出的、继而从逆相乘法器(144)漏泄出的信号彼此相加得到零。换言之，消除了从乘法器(12)输出的漏泄分量。
调制器

[发明专利]利用定点乘法器进行级联乘累加运算的装置和方法-CN201410543121.0有效
发明人：闫鑫;杨靓;冯春阳;周泉;高向强 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2014-10-14 - 公布日： 2015-03-11 - 主分类号： G06F7/52 文献下载
摘要：本发明提供了一种利用定点乘法器进行级联乘累加运算的装置和方法，将所述32位有符号定点乘法器内部划分为4个17位有符号定点乘法器，通过译码单元产生的使能信号控制17位有符号定点乘法器输入操作数，32位有符号定点乘法器能够执行定乘法计算和级联乘累加中乘法运算部分；将所述32位有符号定点乘法器与匹配乘累加单元按照一定规则组织成阵列形式，能够很好地实现级联乘累加运算。
利用定点乘法器进行级联累加运算装置方法

[发明专利]乘法器、数据处理方法、芯片及电子设备-CN201811450728.9有效
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-11-30 - 公布日： 2022-10-04 - 主分类号： G06F7/523 文献下载
摘要：本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：判断电路，数据扩展电路、编码电路以及压缩电路，判断电路的输出端与数据扩展电路的输入端连接，判断电路的输出端与编码电路的第一输入端连接，数据扩展电路的输出端与编码电路的第二输入端连接，编码电路的输出端与压缩电路的输入端连接，该乘法器能够对接收到的低位宽数据进行扩展处理，扩展处理后的数据满足乘法器可处理数据的位宽要求，使得最终乘法运算的结果仍然为原始位宽的数据进行乘法运算的结果，从而保证了乘法器能够处理低位宽数据的运算，有效减少了乘法器占用AI芯片的面积。
乘法器数据处理方法芯片电子设备