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[发明专利]除法器、用于提供输出信号的方法和边沿跟踪器-CN201310229582.6有效
发明人： O.豪克 -专利权人：英特尔德国有限责任公司
申请日： 2013-06-09 - 公布日： 2017-04-12 - 主分类号： G06F7/535 文献下载
摘要：公开了除法器、用于提供输出信号的方法和边沿跟踪器。公开了一种用于通过将基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器。该除法器至少包括第一除法器元件，其被配置成提供具有第一除法器输出信号频率的第一除法器输出信号，和最后一个除法器元件，其被配置成提供具有最后一个除法器输出信号的最后一个除法器输出信号，所述第一除法器输出信号频率是基准频率的一半，并且所述最后一个除法器输出信号频率是前一除法器输出信号频率的一半。此外，除法器包括用于提供输出信号的输出信号提供器。
法器用于提供输出信号方法边沿跟踪

[发明专利]一种基于电流镜结构的超低功耗模拟乘除法器-CN202211299786.2在审
发明人：李潇然;杨镒铭;王乾;吕世东;刘自成;齐全文;刘埇;陈志铭 -专利权人：北京理工大学
申请日： 2022-10-24 - 公布日： 2022-12-23 - 主分类号： G06F7/52 文献下载
摘要：本发明属于集成电路以及电路运算模块设计技术领域，涉及一种基于电流镜结构的超低功耗模拟乘除法器。所述乘除法器依托于电流镜结构，包括相连的除法器模块和乘法器模块；所述除法器模块，包括N个除法单元且每个除法单元包括除法第１PMOS管、除法第2 PMOS管、除法第1开关和除法第2开关；所述乘法器模块，包括K个乘法单元且每个乘法单元包括乘法第１PMOS管、乘法第2 PMOS管、乘法第1开关和乘法第2开关；所述除法单元和乘法单元分别包括开启单元及关闭单元；输入电流信号经过除法开启单元和乘法开启单元，最后输出乘除法运算后的结果所述乘除法器采用电流镜结构，功率低、效率高且可适用于存算一体结构，降低复杂度。
一种基于电流结构功耗模拟乘除法器

[发明专利]DNA分子螺旋除法器的构建方法及DNA分子螺旋除法器-CN201910220120.5有效
发明人：陈智华;石晓龙;强小利;邵泽辉;寇铮;刘文斌 -专利权人：广州大学
申请日： 2019-03-22 - 公布日： 2020-12-08 - 主分类号： G06F7/52 文献下载
摘要：本发明公开了一种DNA分子螺旋除法器的构建方法及DNA分子螺旋除法器，所述方法包括：利用DNA分子的Sub‑Tile结构，合成具有特异性黏性末端的6‑arm tile，包括除数被除数数据粒子、除法算子以及检测输出粒子；除数被除数数据粒子自组装形成除数被除数的三维螺旋结构，并输入各种除法算子完成除法运算；当除法运算完成后，通过检测输出粒子检测余数，标记出计算结果是设定余数的除法器，形成DNA分子螺旋除法器。本发明通过除数被除数粒子的黏贴反应，形成大量除数被除数的三维螺旋结构，输入各种除法算子完成除法运算，最后输入检测输出粒子，则完成稳定完整的DNA分子螺旋除法器，该DNA分子螺旋除法器可以实现不同除数同时随机生成，并且可以并行进行除法运算。
dna 分子螺旋法器构建方法

[发明专利]一种除法运算方法及装置-CN201010584087.3有效
发明人：赵兴朋 -专利权人：青岛海信信芯科技有限公司
申请日： 2010-12-13 - 公布日： 2011-05-18 - 主分类号： G06F7/52 文献下载
摘要：本发明涉及一种利用数制表示且应用在半导体器件的非线性组合数字除法计算方法以及实现这种运算方法的除法装置，更具体地，本发明涉及一种除法运算方法及采用该方法的运算装置。本发明的除法运算方法采用“移位减”的方法，并通过将移位以及减法同时在一个周期内执行达到减少整个除法运算方法的运算周期，优化整个除法运算算法的目的，同时本发明还提供了一种采用上述除法运算方法的除法装置。通过采用上述的技术方案，本发明提供了一种运算速度快，运算效率高，并且计算周期得到优化的除法运算方法，以及一种采用上述除法运算方法的除法运算装置。
一种除法运算方法装置

[发明专利]用于除法器单元同步的方法和设备-CN200980115010.7有效
发明人：孙博;桑卡兰·阿尼鲁达安;西里拉姆戈帕尔·斯里达拉 -专利权人：高通股份有限公司
申请日： 2009-04-29 - 公布日： 2011-04-13 - 主分类号： G06F1/12 文献下载
摘要：一种用于使一个或一个以上除法器单元的相位同步的方法和设备包含对主控除法器单元通电以提供参考信号。从属除法器单元的相位通过以下步骤而与来自所述主控除法器单元的所述参考信号同步：在所述从属除法器单元处提供通电脉冲；使用数字控制振荡器而使所述从属除法器单元的所述相位与所述参考信号同步；以及在所述通电脉冲的上升沿后的第一预定延迟周期之后对所述从属除法器单元通电通过使从属除法器单元与来自所述主控除法器单元的所述参考信号同步，可对任何数目的从属除法器单元通电且使其彼此同相。
用于法器单元同步方法设备

[发明专利]基于随机计算多比特有符号除法器和除法运算方法-CN202211567716.0在审
发明人：张川;李慕浩;黄永明;尤肖虎 -专利权人：网络通信与安全紫金山实验室;东南大学
申请日： 2022-12-07 - 公布日： 2023-04-14 - 主分类号： G06F7/535 文献下载
摘要：本发明提供一种基于随机计算多比特有符号除法器和除法运算方法，所述除法器包括：第一随机计算有符号除法器、第二随机计算有符号除法器、第一加法器、第二加法器和第一D触发器；其中，所述第一随机计算有符号除法器和所述第一加法器连接；所述第二随机计算有符号除法器通过所述第一D触发器与所述第二加法器连接；所述第二加法器和所述第一加法器连接。本发明提供的基于随机计算多比特有符号除法器，通过包括第一随机计算有符号除法器、第二随机计算有符号除法器、第一加法器、第二加法器和第一D触发器，可以实现3比特有符号除法的运算，并且用3比特除法器进行计算时
基于随机计算特有符号法器除法运算方法

[发明专利]用于产生IQ信号的除法器电路、方法和超宽带本振发生器-CN202010099331.0有效
发明人：李杨阳;李超;荣苏江 -专利权人：广州全盛威信息技术有限公司;北京奕斯伟信息技术有限公司
申请日： 2020-02-18 - 公布日： 2023-07-25 - 主分类号： H03L7/18 文献下载
摘要：本发明实施例公开了一种用于产生IQ信号的除法器电路、方法和超宽带本振发生器，该除法器电路包括：第一并联回路，所述第一并联回路包括n条支路，每条支路包括具有一定数量除2除法单元的除法器和分别连接至除法器两端的两个除法器开关；与所述第一并联回路串联的选择开关；与所述选择开关并联的第二并联回路，所述第二并联回路包括m条支路，每条支路包括具有一定数量除2除法单元的除法器和分别连接至除法器两端的两个除法器开关；其中，所述第一并联回路的不与所述选择开关连接的一端为所述除法器电路的信号输入端，所述选择开关的不与所述第一并联回路连接的一端为所述除法器电路的信号输出端。
用于产生 iq 信号法器电路方法宽带发生器

[发明专利]一种带同步功能的除法器电路-CN202210750302.5在审
发明人：尤西 -专利权人：南通瑞镛科信息技术有限公司
申请日： 2022-06-29 - 公布日： 2022-12-27 - 主分类号： G06F7/535 文献下载
摘要：本发明涉及除法器领域，是一种带同步功能的除法器电路，能够消除传统除法器输出时钟信号相位不确定的问题。带同步功能的除法器电路包括数据转换电路、时钟控制电路、输出电路。数据转换电路通过4bit数据描述除法器状态的现态以及次态；时钟控制电路通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位，输出电路则对前面的数据转换电路和时钟控制电路的逻辑关系进行综合并将除法器的逻辑结果进行输出实施本发明一种带同步功能的除法器电路，能有效控制除法器的输出时钟信号的起始位置，消除除法器输出时钟信号相位不确定的现象。
一种同步功能法器电路

[发明专利]分数除法器系统及方法-CN200510080995.8有效
发明人： M·刘易斯 -专利权人：因芬尼昂技术股份公司
申请日： 2005-06-30 - 公布日： 2006-01-18 - 主分类号： G04F8/02 文献下载
摘要：本发明系有关一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含可操作产生具频率Fc之输出信号对参考时钟频率F_LP有下列关系之一分数除法器装置(102)：（见公式）其中P_DIV系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)。该分数除法器系统亦包括被连接至该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)。
分数法器系统方法

[实用新型]一种带同步功能的除法器电路-CN202221649958.X有效
发明人：尤西 -专利权人：南通瑞镛科信息技术有限公司
申请日： 2022-06-29 - 公布日： 2022-10-14 - 主分类号： G06F7/535 文献下载
摘要：本实用新型涉及除法器领域，是一种带同步功能的除法器电路，能够消除传统除法器输出时钟信号相位不确定的问题。带同步功能的除法器电路包括数据转换电路、时钟控制电路、输出电路。数据转换电路通过4bit数据描述除法器状态的现态以及次态；时钟控制电路通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位，输出电路则对前面的数据转换电路和时钟控制电路的逻辑关系进行综合并将除法器的逻辑结果进行输出实施本实用新型一种带同步功能的除法器电路，能有效控制除法器的输出时钟信号的起始位置，消除除法器输出时钟信号相位不确定的现象。
一种同步功能法器电路

[发明专利]一种乘除法器及运算方法-CN201410490083.7在审
发明人：严伟;杨维;张文荣;陆健;王成;王鹏;沈骅 -专利权人：上海晟矽微电子股份有限公司;北京大学软件与微电子学院无锡产学研合作教育基地
申请日： 2014-09-23 - 公布日： 2015-02-25 - 主分类号： G06F7/52 文献下载
摘要：本发明公开一种乘除法器，用于实现任意位数无符号或有符号数除法运算和任意位数的无符号乘法运算，该乘除法器包括：一数据预处理器，该数据预处理器与一第一、第二操作数、一乘除法运算选择信号以及一除法模式选择信号连接，根据该一乘除法运算选择信号以及一除法模式选择信号对该第一、第二操作数进行处理；一迭代运算单元，用于根据该乘除法运算选择信号，进行余数补零及除数移位，或者进行乘数移位及被乘数扩展；一除法运算单元，用于生成一两位商和一余数
一种乘除法器运算方法

[发明专利]基于阵列和对数除法器的近似混合除法器电路-CN202010126403.6在审
发明人：徐涛;刘伟强;王成华 -专利权人：南京航空航天大学
申请日： 2020-02-27 - 公布日： 2021-08-27 - 主分类号： G06F7/535 文献下载
摘要：本发明提供一种基于阵列除法器和对数除法器的近似混合除法器电路，电路中改进的阵列除法器模块用来确保精确度的要求，对数除法器模块用来实现硬件性能上的提升。该电路采用截断的方式，提出了近似深度的概念，将操作数配置成不同长度的位宽分配给阵列除法器和对数除法器，从而可以配置成不同的精度和硬件资源的需求。该电路同之前已提出的近似阵列除法器相比，使用了更少的硬件资源，大大降低了单位成本，而精确度损失在10‑3～10‑4范围内同对数除法器相比，精确度上有很大的提升。
基于阵列对数法器近似混合电路

[发明专利]基于资源复用的微处理器运算系统的硬件除法单元-CN201110289005.7无效
发明人：孟建熠;梁静;吕冬明;刘兵 -专利权人：杭州中天微系统有限公司
申请日： 2011-09-26 - 公布日： 2012-02-22 - 主分类号： G06F7/535 文献下载
摘要：一种基于资源复用的低成本硬件除法单元，包括状态控制逻辑模块，用于接收外部输入、操作数和运算中间结果，并根据外部输入、操作数、运算中间结果和除法单元当前所处状态决定除法单元的下一状态，产生相应的对除法单元其他逻辑的控制信号；操作数准备逻辑模块，用于接收被除数、除数和除法运算各个状态的运算中间结果，为下一状态的运算准备操作数；资源复用接口，用于根据除法单元所处状态复用处理器运算系统中已有的硬件单元，实现该状态所需的操作；加法器，用于根据除法单元所处状态完成取绝对值运算和减法运算；寄存器，用于为除法各个状态保存运算中间结果和操作数。本发明在实现硬件除法的基础上，利用资源复用，降低成本。
基于资源微处理器运算系统硬件除法单元

[实用新型]一种乘除法器-CN201420548842.6有效
发明人：严伟;杨维;张文荣;陆健;王成;王鹏;沈骅 -专利权人：上海晟矽微电子股份有限公司;北京大学软件与微电子学院无锡产学研合作教育基地
申请日： 2014-09-23 - 公布日： 2015-02-04 - 主分类号： G06F7/52 文献下载
摘要：本实用新型公开一种乘除法器，用于实现任意位数无符号或有符号数除法运算和任意位数的无符号乘法运算，该乘除法器包括：一数据预处理器，该数据预处理器与一第一、第二操作数、一乘除法运算选择信号以及一除法模式选择信号连接，根据该一乘除法运算选择信号以及一除法模式选择信号对该第一、第二操作数进行处理；一迭代运算单元用于根据该乘除法运算选择信号，进行余数补零及除数移位，或者进行乘数移位及被乘数扩展；一除法运算单元，用于生成一两位商和一余数
一种乘除法器

[发明专利]一种可任意选择除率范围的小数除法器-CN201010241870.X有效
发明人：梅海涛;孙礼中 -专利权人：苏州科山微电子科技有限公司
申请日： 2010-07-30 - 公布日： 2010-12-22 - 主分类号： G06F7/535 文献下载
摘要：本发明涉及一种可任意选择除率范围的小数除法器，用于锁相环(PLL)中。一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接本发明的最小除率不受单位除法器2/3的数目限制，设计者可以自由地选择所需要的除率范围，同时，其输出能保证在所有的除率范围内，输出都为正确频率并且初始相位相同的信号。
一种任意选择范围小数法器

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