专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]延迟电路和包含延迟电路的半导体器件-CN200610071488.2无效
  • 赵英哲;金正烈;金成勋 - 三星电子株式会社
  • 2006-03-24 - 2006-11-22 - H03K5/14
  • 本发明公开了一种延迟电路和一种含有该延迟电路的半导体器件。该延迟电路包括多个串联的延迟和驱动部分,该驱动部分适合于逻辑组合多个延迟传送的信号,以产生延迟电路输出信号。多个延迟中的每一个都延迟来自紧接在前一延迟的输出信号,并在根据控制信号使能延迟操作时,将所得到的、延迟的输出信号传送给下一个延迟。然而,在根据控制信号禁能延迟延迟操作时,该延迟将紧接在前一延迟的输出信号传送给驱动部分。
  • 延迟电路包含半导体器件
  • [发明专利]可编程延迟电路-CN201580048957.6有效
  • I·K·噶奴索夫;B·S·德夫林 - 赛灵思公司
  • 2015-04-01 - 2020-09-08 - H03K5/156
  • 可编程延迟电路100包括具有输入级102,所述输入级102具有级联输入112和时钟输入114,其中输入级102传递在级联输入112处接收的信号或在时钟输入114处接收的信号。可编程延迟电路100还可以包括延迟104,所述延迟104被配置为通过对传递自输入级102的信号施加选定的延迟量来生成延迟信号,以及脉冲发生器106,所述脉冲发生器106被配置为生成具有取决于所述延迟量的脉冲宽度的脉冲信号可编程延迟电路100还包括具有输出级108,所述输出级108具有级联输出148和时钟输出152。输出级108被配置为从级联输出148传递脉冲信号的反相版本或延迟信号,并且从时钟输出152传递在时钟输入114处接收的信号、脉冲信号的反相版本或者延迟信号。
  • 可编程延迟电路
  • [发明专利]用于提供减少的占空比失真的技术-CN201080055483.5有效
  • P·纳加拉简;种燕;宋家康;J·黄 - 阿尔特拉公司
  • 2010-12-15 - 2012-09-26 - H03L7/081
  • 反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在使延迟的周期信号延迟延迟链中。每个延迟电路包括可变延迟和固定延迟,二者耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间,每个延迟电路基于相位检测器的输出信号,将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。可变延迟和固定延迟中的每个将接收信号反相以生成反相信号。
  • 用于提供减少失真技术
  • [实用新型]一种用于模具的开模延迟机构-CN202120666486.8有效
  • 倪代兴;许利明 - 上海云飞工贸发展有限公司
  • 2021-04-01 - 2021-12-07 - B21D45/04
  • 本实用新型涉及模具生产加工技术领域,具体地说是一种用于模具的开模延迟机构。一种用于模具的开模延迟机构,包括开模延迟机构,所述开模延迟机构包括延迟杆、锁、弹簧、钩,所述延迟杆的下方设有锁,锁的内部嵌设弹簧,弹簧的右端抵接下固定板,锁的左侧设有钩,钩的结构与锁的结构相配合本实用新型同现有技术相比,采用了开模延迟机构,压型结束后,上顶料上升,通过延迟杆控制锁和钩的锁合状态,待上顶料上升一定高度后,延迟杆随同上升并打开锁和钩的锁合状态,然后,下弹簧推动下顶料上顶,使产品顶出,达到了下顶料延迟上顶的目的,降低产品不良率,并提高机构可靠性,减少故障率。
  • 一种用于模具延迟机构
  • [发明专利]半导体存储器件-CN200810005561.5无效
  • 竹村理一郎;关口知纪;秋山悟;中谷浩晃;中村正行 - 株式会社日立制作所;尔必达存储器股份有限公司
  • 2008-02-15 - 2008-10-01 - G11C11/4076
  • 本发明提供一种半导体存储器件,该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作,而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路和第二延迟电路,其中,上述第一延迟用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路的定时信号,上述第二延迟电路用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差这些延迟电路按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值,并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
  • 半导体存储器件
  • [发明专利]面向VLIW架构的动态二进制翻译方法和装置-CN201711005620.4有效
  • 康烁 - 康烁
  • 2017-10-25 - 2022-02-08 - G06F8/52
  • 该方法包括获取基本;检查执行延迟槽队列中是否存在执行前一基本后的延迟操作;若存在,则进入原始模式翻译基本;若不存在,则进入快速模式翻译基本,检查翻译延迟槽队列是否存在延迟至本周期的延迟操作;如果存在,则直接将延迟至本周期的延迟操作翻译成对应操作的本地代码,并从队列中移除延迟至本周期的延迟操作;翻译本周期指令,若本周期指令存在延迟操作,则将延迟操作写入翻译延迟槽队列;基本翻译结束后,若仍然遗留有延迟操作,则将延迟操作搬运到执行延迟槽队列中;执行经快速模式和原始模式翻译好的本地代码。
  • 面向vliw架构动态二进制翻译方法装置
  • [发明专利]一种延迟锁定回路-CN202111082024.2有效
  • 亚历山大;上官朦朦 - 浙江力积存储科技有限公司
  • 2021-09-15 - 2022-01-18 - H03L7/08
  • 本发明提供一种延迟锁定回路包括:可变延迟,用于接收从外部输入的输入时钟,以产生中间时钟;固定延迟,耦接至可变延迟之后产生内部反馈时钟;鉴相器,检测内部反馈时钟与输入时钟的相位差,输出比较结果;控制器,基于比较结果改变可变延迟延迟量,产生与输入时钟同相位的输出时钟。可变延迟包括主延迟链以及至少一条附加延迟链,用于响应于控制信号开启其中一条;主延迟链和附加延迟链结构相同。使用至少两条延迟链来进行锁定延迟,在正常情况下使用主延迟链,当主延迟链发生溢出时,启动附加延迟链来替换主延迟链,相较于重启DLL电路,切换耗费时间短,时钟跳变小,能够尽快恢复DLL电路的正常工作,减少数据传输的丢失
  • 一种延迟锁定回路
  • [发明专利]乐音信号产生装置、乐音信号产生方法和存储介质-CN202211119330.3在审
  • 春日一贵 - 卡西欧计算机株式会社
  • 2022-09-14 - 2023-03-24 - G10K15/12
  • 设定产生对应于指定音高的延迟的第1延迟器,将其前级的延迟器设定为第0延迟器,将其后级的延迟器设定为第2延迟器,使至少三个小数部延迟分别与第1、第0和第2延迟器连接,在根据指定音高的变化而将第0和第2延迟器中的某一方设新的第1延迟器,并且将新的第1延迟器的前级的延迟器设定为新的第0延迟器,将新的第1延迟器的后级的延迟器设定为新的第2延迟器的情况下,使第0和第2延迟器中的某一方继续与小数部延迟连接,并且将新的第0和新的第2延迟器中的至少某一方,改为与除了连接于新的第1延迟器的小数部延迟以外的小数部延迟中的至少某一方连接。
  • 乐音信号产生装置方法存储介质

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