专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]用于提供减少的占空比失真的技术-CN201080055483.5有效
  • P·纳加拉简;种燕;宋家康;J·黄 - 阿尔特拉公司
  • 2010-12-15 - 2012-09-26 - H03L7/081
  • 反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在使延迟的周期信号延迟的延迟链中。每个延迟电路包括可变延迟块和固定延迟块,二者耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟块的延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间,每个延迟电路基于相位检测器的输出信号,将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。可变延迟块和固定延迟块中的每个将接收信号反相以生成反相信号。
  • 用于提供减少失真技术
  • [发明专利]用于在FPGA上的DDR3应用的读取对准实现-CN200780041136.5有效
  • M·H·M·舒;J·黄;宋家康;充岩;A·贝勒斯;P·克拉克;M·B·罗格 - 阿尔特拉公司
  • 2007-11-06 - 2009-09-16 - H03K19/173
  • 用于从装置的输入时钟域传送数据到核心时钟域的电路、方法和设备。实现此的一个实例通过在输入和核心电路之间使用重新定时元件。通过递增地掠过延迟和在每个增量接收数据来校准重新定时测量元件。将其中没有错误地接收数据的最小和最大延迟平均。该平均随后可以用于调整插入在由输入选通信号时钟控制的输入寄存器和由核心时钟信号时钟控制的输出寄存器之间的输入路径中的电路元件的时序。在一个实例中,可以将输入信号延迟对应于延迟设置的量。在其他实例中,使用在输入寄存器和输出寄存器之间的中间寄存器寄存每个输入信号,其中将时钟信号延迟对应于延迟设置的量。
  • 用于fpgaddr3应用读取对准实现

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