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[发明专利]一种有限域乘法器及实现方法-CN202310145925.4在审
发明人：周斌 -专利权人：航天科工空间工程网络技术发展（杭州）有限公司
申请日： 2023-02-14 - 公布日： 2023-06-27 - 主分类号： G06F7/72 文献下载
摘要：本发明实施例公开了一种有限域乘法器及实现方法。在一具体实施方式中，该乘法器包括第一乘法运算模块，用于对第一阵列和第一运算数在所述有限域上进行乘法运算，获得第一乘法运算结果；第二乘法运算模块，用于对第二阵列和第二运算数在所述有限域上进行乘法运算，获得第二乘法运算结果；第三乘法运算模块，用于对第三阵列和所述第二乘法运算结果在所述有限域上进行乘法运算，获得第三乘法运算结果；求和运算模块，用于对所述第三乘法运算结果和所述第一乘法运算结果在所述有限域上进行求和运算，获得求和运算结果；校正模块，用于对所述第一加法运算结果的待校正的比特位进行校正，获得所述第一运算数和所述第二运算数的有限域乘法结果。
一种有限乘法器实现方法

[发明专利]多项式运算电路和信号处理装置-CN202211527310.X在审
发明人：曾智鸣;宣学雷 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-11-30 - 公布日： 2023-03-10 - 主分类号： G06F7/523 文献下载
摘要：多项式运算电路例如包括：多个乘法器；多个加法器，与多个乘法器一一对应，多个加法器与多个乘法器相互交替、并依次连接；其中，每个乘法器包括第一乘法输入端、第二乘法输入端和乘法输出端，每个加法器包括第一加法输入端、第二加法输入端和加法输出端；多个乘法器的多个第二乘法输入端相连接，多个乘法器中的目标乘法器的乘法输出端连接于与目标乘法器对应的目标加法器的第二加法输入端，目标加法器的加法输出端连接于比目标乘法器的低一阶的乘法器的第一乘法输入端
多项式运算电路信号处理装置

[实用新型]多项式运算电路和信号处理装置-CN202223203586.0有效
发明人：曾智鸣;宣学雷 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-11-30 - 公布日： 2023-06-13 - 主分类号： G06F7/523 文献下载
摘要：多项式运算电路例如包括：多个乘法器；多个加法器，与多个乘法器一一对应，多个加法器与多个乘法器相互交替、并依次连接；其中，每个乘法器包括第一乘法输入端、第二乘法输入端和乘法输出端，每个加法器包括第一加法输入端、第二加法输入端和加法输出端；多个乘法器的多个第二乘法输入端相连接，多个乘法器中的目标乘法器的乘法输出端连接于与目标乘法器对应的目标加法器的第二加法输入端，目标加法器的加法输出端连接于比目标乘法器的低一阶的乘法器的第一乘法输入端
多项式运算电路信号处理装置

[实用新型]用于重复记忆乘法口诀表的装置-CN94223869.9无效
发明人：赵恩英 -专利权人：株式会社艺林堂
申请日： 1994-10-20 - 公布日： 1995-11-29 - 主分类号： G09B5/04 文献下载
摘要：一种用于重复记忆乘法口诀表的乘法口诀表重复记忆装置，包括声音存储集成电路装置、多个选择键和声音放大装置。乘法口诀表的声音被分成各个乘法的声音并存储在声音存储集成电路装置中，然后根据使用者按压选择键，从乘法口诀表中选择的乘法组的声音被输出，因此能使使用者听到乘法口诀表中的要求的乘法组的声音并且改进了乘法口诀表的记忆效果
用于重复记忆乘法口诀装置

[发明专利]乘法器及其操作的方法-CN201911099085.2在审
发明人：伊利亚·奥夫桑尼科夫;阿里·沙菲·阿得斯塔尼;约瑟夫·哈松;王磊 -专利权人：三星电子株式会社
申请日： 2019-11-12 - 公布日： 2020-05-19 - 主分类号： G06F7/52 文献下载
摘要：公开一种乘法器及其操作的方法。一种N×N乘法器可包括：N/2×N第一乘法器、N/2×N/2第二乘法器和N/2×N/2第三乘法器。N×N乘法器接收两个操作数进行相乘。如果操作数等于零或具有小值，则第一乘法器、第二乘法器和/或第三乘法器被选择性地禁用。如果所述操作数二者都小于2N/2，则第二乘法器或第三乘法器用于将操作数相乘。如果一个操作数小于2N/2而另一操作数等于或大于2N/2，则第一乘法器用于将操作数相乘，或者第二乘法器和第三乘法器用于将操作数相乘如果两个操作数等于或大于2N/2，则第一乘法器、第二乘法器和第三乘法器用于将操作数相乘。
乘法器及其操作方法

[发明专利]一种用于矩阵乘法密集型算法的可重构矩阵乘法加速系统-CN202011264343.0在审
发明人：王超;余国义;詹翊;汪钊旭 -专利权人：华中科技大学
申请日： 2020-11-12 - 公布日： 2021-02-23 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种用于矩阵乘法密集型算法的可重构矩阵乘法加速系统，包括：缓存器、可重构矩阵乘法控制器、存储控制器、数据存储器和可重构运算阵列；本发明通过可重构矩阵乘法控制器预先统计矩阵乘法密集型算法中所有进行矩阵乘法运算的矩阵尺寸及矩阵乘法运算量，对算法中的各矩阵乘法进行分类，并确定可重构运算阵列的规模及所具有的工作模式，使得当待计算矩阵乘法输入系统中时，基于矩阵尺寸判断矩阵乘法的类别以确定可重构运算阵列的工作模式，并根据该工作模式对应配置存储控制器对矩阵进行分割，同时配置可重构运算阵列中运算单元的互联及可重构运算阵列中的数据流来完成矩阵乘法运算，大大提升矩阵乘法密集型算法中矩阵乘法的运算效率。
一种用于矩阵乘法密集型算法可重构加速系统

[发明专利]针对水平旁路分析而受到保护的集成电路-CN201110049730.7无效
发明人： B·菲克斯;G·加戈纳罗特;M·罗瑟莱特;V·韦尔努尔 -专利权人：英赛瑟库尔公司
申请日： 2011-03-01 - 公布日： 2011-09-21 - 主分类号： G06F7/523 文献下载
摘要：本发明描述了一种包括乘法功能的集成电路，所述乘法功能被配置以便：执行两个二进制字x和y的乘法运算，所述乘法运算包括字x的分量xi与字y的分量yj的多个基本乘法步骤。所述集成电路的乘法功能被配置以便：通过以随机或伪随机的方式修改执行分量xi与分量yj的基本乘法步骤的顺序来执行两个连续乘法。
针对水平旁路分析受到保护集成电路

[发明专利]一种基于忆阻的四位二进制乘法器电路-CN201910919319.7有效
发明人：王延峰;耿盛涛;李盼龙;梁恩豪;杨秦飞;杨宇理;李智;张桢桢;孙军伟;余培照;王英聪;黄春;方洁;张勋才;王妍 -专利权人：郑州轻工业学院
申请日： 2019-09-26 - 公布日： 2020-10-02 - 主分类号： G06F30/33 文献下载
摘要：本发明提出了一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，四位元加法器与乘法单元相连接，乘法单元和四位元加法器均是基于忆阻的；第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器的第一输入端和第二输入端相连接。本发明所输出的结果符合四位乘法器实现的逻辑功能，可对输入到电路当中的信号做四位相乘运算，将在未来的信息技术中具有很远大的发展空间。
一种基于二进制乘法器电路

[发明专利]一种近似2比特乘法器和大规模乘法器-CN202110849703.1在审
发明人：刘伟强;哈伦·瓦里斯;徐宸宇;王成华 -专利权人：南京航空航天大学
申请日： 2021-07-27 - 公布日： 2021-11-16 - 主分类号： G06F7/53 文献下载
摘要：本发明公开了一种近似2比特乘法器和大规模乘法器，将大规模乘法器模块化，由多个小规模乘法器构成，其中的小规模乘法器又可以进一步由2比特乘法器构成，并且每一部分的计算都是并行处理，从而提高乘法器速度。通过引入近似2比特乘法器，可以进一步降低乘法器面积和功耗，相比于精确乘法器，在第二输出端和第三输出端分别降低了41％和71％的硬件复杂度，在第四输出端能够达到100％的节省。
一种近似比特乘法器大规模

[发明专利]应用于嵌入式流水CPU内核的乘法指令扩展方法及装置-CN202310208145.X在审
发明人：万振华;王丹琛;张海春 -专利权人：开源网安物联网技术（武汉）有限公司
申请日： 2023-03-06 - 公布日： 2023-06-06 - 主分类号： G06F7/498 文献下载
摘要：本申请公开一种应用于嵌入式流水CPU内核的乘法指令扩展方法及装置，方法包括：对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，每个第二位宽的乘法运算步骤对应一个机器周期；分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算；按照乘法分配律的规则分别对各个第三位宽的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加以得到每个机器周期的乘法运算的结果；将每个机器周期的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加得到所述乘法指令的最终结果。本申请能够对嵌入式CPU进行乘法指令扩展，且有利于减少资源的消耗。
应用于嵌入式流水 cpu 内核乘法指令扩展方法装置

[发明专利]一种乘法器的重构运算方法及可重构乘法器-CN03119591.1无效
发明人：侯朝焕;单睿;洪缨;张卫新;张铁军;王东辉;杨焱;王涛 -专利权人：中国科学院声学研究所
申请日： 2003-03-12 - 公布日： 2004-09-22 - 主分类号： G06F7/44 文献下载
摘要：本发明公开了一种乘法器的重构运算方法及可重构乘法器。该乘法器通过指令寄存器读取乘法指令，乘法指令中包括一个表明乘法运算个数的重构码；由部分积暂存器分别对重构码标识的多个乘法按照booth算法进行逻辑运算获得多个乘法运算的部分积，并储存在部分积暂存器中；部分积暂存器根据重构码分为多个块阵列，所述多个乘法运算的部分积存储于相应的块阵列中；部分积累加器将部分积累加器中的结果进行累加运算，之后将累加结果发送到结果校正器中进行修正。依据本发明的技术方案设计的乘法器，不仅可以提供一般乘法器的功能，还可以提供多路乘法的并行性支持。该乘法器可以用于通用微处理器或者数字信号处理器中的乘法器或者乘累加器。
一种乘法器运算方法可重构

[发明专利]一种基于心动模型的复合有限域乘法器-CN201610893706.4有效
发明人：易海博;聂哲 -专利权人：深圳职业技术学院
申请日： 2016-10-13 - 公布日： 2019-04-02 - 主分类号： G06F7/52 文献下载
摘要：本发明提出一种基于心动模型的复合有限域乘法装置，包括：输入端口，用于输入复合有限域的运算数、复合有限域的子域上选定的既约多项式、复合有限域上选定的既约多项式以及时钟信号；复合有限域乘法器，用于执行所述运算数在复合有限域上的乘法；子域乘法器及子域加法器，分别供复合有限域乘法器调用以执行所述运算数在子域上的乘法及加法；控制器，信号连接输入端口和复合有限域乘法器以控制复合有限域乘法器；以及输出端口，信号连接控制器以输出复合有限域乘法器所执行的乘法的运算结果本发明采用基于心动模型的方法进行复合有限域的乘法，在进行复合有限域上的乘法方面相对于现有乘法器有着明显的速度优势，可广泛用于数学和工程领域。
一种基于心动模型复合有限乘法器

[发明专利]一种用于量化卷积神经网络的可配置近似乘法器及其实现方法-CN201910987899.3有效
发明人：卓成;郭楚亮;张力 -专利权人：浙江大学
申请日： 2019-10-17 - 公布日： 2021-11-30 - 主分类号： G06F7/53 文献下载
摘要：本发明公开了一种用于量化卷积神经网络的可配置近似乘法器及其实现方法，该可配置近似乘法器包括符号扩展模块、子乘法器模块和近似加法器；符号扩展模块将长位宽有符号定点数乘法拆分为两个短位宽有符号定点数乘法；子乘法器模块包括若干子乘法器，每个子乘法器仅接收一个来自符号扩展模块输出的有符号定点数，结合另一个输入完成一次有符号定点数乘法；近似加法器将子乘法器模块输出的结果进行合并，得到长位宽有符号定点数乘法的最终结果。本发明针对两输入比特位长不相等的有符号定点数乘法运算，有明显的速度和能效提升；在具有大量乘法运算的量化卷积神经网络中，其优势将得到最大程度的体现。
一种用于量化卷积神经网络配置近似乘法器及其实现方法

[发明专利]用于图形环境的大整数乘法增强-CN202210555106.2在审
发明人： S·帕尔;汤利安;C·李;T·R·鲍尔;A·莱亚谢夫斯基;陈佳升 -专利权人：英特尔公司
申请日： 2022-05-20 - 公布日： 2022-12-27 - 主分类号： G06F7/523 文献下载
摘要：公开了一种用于促进图形环境中的大整数乘法增强的装置。该装置包括处理器，该处理器包括处理资源，这些处理资源包括用于以下操作的乘法器电路：接收用于乘法操作的操作数，其中，该乘法操作是用于大整数乘法的乘法操作链的部分；以及发布用于乘法操作的乘法和加法(MAD)指令，该MAD指令利用双精度乘法器或48位输出中的至少一个，其中，该MAD指令用于在处理器的单个时钟周期内生成输出。
用于图形环境整数乘法增强

[发明专利]一种新型“一间隔跳跃”高效矩阵乘法器-CN200410016353.7无效
发明人：杨贇;赵文庆 -专利权人：复旦大学
申请日： 2004-02-16 - 公布日： 2005-01-05 - 主分类号： G06F7/52 文献下载
摘要：本发明为一种“一间隔跳跃”高效矩阵乘法器。它以基本的Knng－Leiserson矩阵乘法为基础，对每层数据之间的间隔进行压缩，然后重新设计各个乘法单元的连接方式和数据输入，并改变乘法器的运算次序，使得乘法运算在同一个垂线方向的运算单元中跳跃进行，以实现乘法器的正确功能，得到更高效率的矩阵乘法器。其乘法单元的利用率达到100％，其运算的速度比Knng－Leiserson乘法器快得多。
一种新型间隔跳跃高效矩阵乘法器