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[发明专利]电容数字转换电路-CN202110571568.9在审
发明人：叶乐;李和倚;黄如;张昊;包远鑫 -专利权人：杭州微纳核芯电子科技有限公司
申请日： 2021-05-25 - 公布日： 2021-09-21 - 主分类号： H03M1/46 文献下载
摘要：本申请公开了一种电容数字转换电路、电容数字转换方法及电子芯片。该电容数字转换电路包括第一模块、比较器和动态范围自适应滑动模块；第一模块包括依次连接的逐次逼近单元、第一加法器、第一数模转换器、第二加法器、第三加法器和积分单元，还包括与第三加法器相连接的第二数模转换器；比较器、动态范围自适应滑动模块和第一加法器依次连接；比较器与第二数模转换器相连接。本申请的电容数字转换电路，能够避免寄生、干扰等对SAR量化结果造成的误差对DSM细量化产生的不利影响，从而很好地避免了寄生、干扰带来的不利影响，也使得该电容数字转换电路可以工作在更加恶劣的环境中，显著提升了该电路的鲁棒性、扩大了该电路的应用范围。
电容数字转换电路

[发明专利]用于高速二进制乘法器的改进的华莱士(W)－树加法器的结构和方法-CN94192967.1无效
发明人：雷纳德·丹尼斯·拉里克 -专利权人：现代电子美国公司
申请日： 1994-08-01 - 公布日： 2003-02-05 - 主分类号： G06F7/50 文献下载
摘要：一个用于二进制乘法器的进位存储加法器，具有减少了的全加法器级数。该进位存储加法器对二进制数据列求和，并构成多个1位和2位全加法器，该1位和2位全加法器构成多个互连的改进的W-树加法器，每个W-树加法器用于将来自至少一列的二进制数据位加和，并生成部分和以及部分进位。
用于高速二进制乘法器改进华莱士加法器结构方法

[发明专利]基于求余器的运算方法及装置-CN201711386984.1有效
发明人：王千喜;张庆胜;王绍刚 -专利权人：航天信息股份有限公司
申请日： 2017-12-20 - 公布日： 2021-11-02 - 主分类号： G06F7/52 文献下载
摘要：本发明公开了一种基于求余器的运算方法及装置，该方法包括：获取第一乘数与第二乘数后，调用所述乘法器计算所述第一乘数与所述第二乘数的乘积；分别调用所述第一加法器、所述第二加法器、所述第三加法器和所述第四加法器计算所述乘积与对应的设定值的和值；调用所述选择器根据四个和值从所述第一加法器、所述第二加法器、所述第三加法器和所述第四加法器中选出选定加法器；根据所述选定加法器对应的和值和所述存储器中保存的最大值确定所述乘积对应的部分余数。
基于求余器运算方法装置

[实用新型]一种位定时误差检测器-CN201822273199.1有效
发明人：于永;李志强 -专利权人：南京天际易达通信技术有限公司
申请日： 2018-12-29 - 公布日： 2019-09-27 - 主分类号： H04B17/00 文献下载
摘要：本实用新型公开了一种位定时误差检测器，包括四个依次串接的移位寄存器，第一移位寄存器和第二移位寄存器连接第一加法器，第二移位寄存器和第三移位寄存器连接第二加法器，第三移位寄存器和第四移位寄存器连接第三加法器，第一加法器连接第一符号判决器，第三加法器连接第二符号判决器，第一符号判决器和第二符号判决器又连接到第一乘法器的输入端，第一乘法器的输出端连接到第三符号判决器，第三符号判决器的输出端与第二加法器的输出端分别连接到第二乘法器的两个输入端，第二乘法器的输出端输出位定时误差检测信号。该位定时误差检测器是由数字电路实现，适用于在可编程电路，通用性和鲁棒性强。
移位寄存器符号判决加法器乘法器定时误差检测器输出端输入端定时误差检测数字电路实现本实用新型可编程电路输出端连接依次串接鲁棒性输出位

[发明专利]加法器及其实现方法-CN00104959.3有效
发明人：王攻本;夏宏;刘大力 -专利权人：北京多思科技工业园股份有限公司
申请日： 2000-04-05 - 公布日： 2004-07-28 - 主分类号： G06F7/42 文献下载
摘要：本发明提供了一种加法器，该加法器摒弃了其他同步加法器的分组方式，提出了一种采用二分法原则进行分组的方法，以及在加法器的每个加法运算单元中以2位为一组进行基本加法运算。在增加求和与求进位的并行度方面，在分组后所形成的每个加法运算单元中的2位基本加法运算子单元内采用了和数预测技术，在产生的每个基本加法运算子单元之间的进位时采用了先行进位技术。在设计方法上，改变了传统的正向逻辑思维方式所形成的正逻辑电路设计方法，采用了反向逻辑的电路设计方法。
加法器及其实现方法

[发明专利]多阶跟踪环电路及其控制方法-CN202011191017.1在审
发明人：姜波 -专利权人：麦歌恩电子（上海）有限公司
申请日： 2020-10-30 - 公布日： 2021-01-15 - 主分类号： H03L7/107 文献下载
摘要：本发明揭示了一种多阶跟踪环电路及其控制方法，所述多阶跟踪环电路包括：第一积分器、第二积分器、第一加法器、第二加法器、第一乘法器Ki、第二乘法器Kp、第一非线性控制模块及第二非线性控制模块；第一乘法器Ki的输出端连接第一积分器的输入端，第一积分器的输出端连接第二加法器的第一输入端；第二乘法器Kp的输出端连接第二加法器的第二输入端，第二加法器的输出端连接第二积分器的输入端，第二积分器的输出端输出设定输出信号本发明提出的多阶跟踪环电路及其控制方法，可缓解缓慢平稳输入信号情形的噪声滤波性能与快速大信号输入情形的跟踪速度性能的矛盾，根据实际运用的需要调配加速因子参数和限幅设定，可以较好地兼顾这两方面的性能。
跟踪电路及其控制方法

[发明专利]CDMA系统空时扩谱方法的移动台接收电路-CN200810188360.3无效
发明人：肖扬 -专利权人：北京交通大学
申请日： 2004-03-12 - 公布日： 2009-09-02 - 主分类号： H04B7/08 文献下载
摘要：本发明涉及一种CDMA系统空时扩谱方法的移动台接收电路，移动台的接收电路包括两并接的匹配滤波器，分别输入接收信号，两乘法器分别与两匹配滤波器连接，两加法器分别与乘法器连接，以及分别与两加法器连接的判决器，其中每个加法器的输入是一个乘法器的输出与另一个乘法器的输出的反相。采用本发明，使移动台接收数据时获得分集增益，提高系统的信息传输质量，简化接收电路的设计。
cdma 系统空时扩谱方法移动接收电路

[发明专利]SET/MOS混合电路构成的阈值逻辑型超前进位加法器-CN201310236890.1有效
发明人：魏榕山;陈锦锋;于志敏;何明华 -专利权人：福州大学
申请日： 2013-06-13 - 公布日： 2013-09-04 - 主分类号： G06F7/50 文献下载
摘要：本发明利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
set mos 混合电路构成阈值逻辑超前进位加法器

[发明专利]处理乘加运算的装置和处理乘加运算的方法-CN201710269126.2有效
发明人：徐斌;陈清龙;戎建江 -专利权人：华为机器有限公司
申请日： 2017-04-24 - 公布日： 2020-04-21 - 主分类号： G06F7/544 文献下载
摘要：该装置包括：第一加法器，用于对输入的第一数据和第二数据进行加法运算，得到第一中间数据，其中，第一数据和第二数据的数值分别为logaA和logaB第二加法器，用于对输入的第三数据和第四数据进行加法运算，得到第二中间数据，其中，第三数据和第四数据的数值分别为logaC和logaD，第二中间数据的数值为n；对数加法器，用于根据第一加法器和第二加法器输入的m和n得到an‑m，并将m与a的和近似确定为(logea)*loga(A*B+C*D)的数值；其中，第一加法器、第二加法器及对数加法器由硬件电路实现。
处理运算装置方法

[发明专利]一种支持网络结构在线重组的装置及其方法-CN200710130144.9有效
发明人：高嵩 -专利权人：中兴通讯股份有限公司
申请日： 2007-07-20 - 公布日： 2008-01-30 - 主分类号： H04Q7/36 文献下载
摘要：本发明提供了一种支持网络结构在线重组的装置，包括下行数据分路和上行数据合路；其中，下行数据分路包括多路可将N个小区的下行数据选通输出到射频远端单元RRU端口的可配置的N选1电路，在可配置的N选1电路和RRU端口之间引入加法器，该加法器具有两个输入端口和一个输出端口，且加法器的输入端分别与两路可配置的N选1电路的输出端相接，输出端与一RRU端口连接；上行数据合路对应每个小区配备一加法器，该加法器具有多个输入端口
一种支持网络结构在线重组装置及其方法

[发明专利]一种智能毛刺设计电路-CN201911176500.X有效
发明人：徐九八;苏军恒;吴国良;赵永锁;杜磊;李海滨 -专利权人：北京智慧云测信息技术有限公司;北京智慧云测设备技术有限公司
申请日： 2019-11-26 - 公布日： 2023-04-28 - 主分类号： G06F30/331 文献下载
摘要：本发明提供一种智能毛刺设计电路。所述智能毛刺设计电路包括FPGA核心板，所述FPGA核心板连接有第一DA转换模块、第二DA转换模块、DA模块、快速开关和USB转串口模块，所述USB转串口模块连接有PC，所述第一DA转换模块连接有运算放大器和ARM处理器，所述运算放大器连接有第二加法器，所述第二加法器连接有第一加法器、电流放大器和可调稳压LDO，所述第一加法器和所述DA模块均与所述快速开关相连接，所述第一加法器连接有测试设备，所述测试设备与所述电流放大器相连接本发明提供的智能毛刺设计电路具有可以产生任意毛刺信号，幅度可调，时间可控，精度高，信号稳定，无失真，可调节毛刺频率和相位的优点。
一种智能毛刺设计电路

[发明专利]近似计算电路-CN202210358050.1在审
发明人：孙亚男;汪登峰;何卫锋;王琴;毛志刚 -专利权人：上海交通大学
申请日： 2022-04-06 - 公布日： 2023-10-24 - 主分类号： G06F7/501 文献下载
摘要：本发明提供了一种近似计算电路，包括：存算子阵列，包括：多个呈矩阵式排列的存算单元，每个存算单元用于存储数字域的权重信号以及接收数字域的输入信号，对输入信号和权重信号进行点乘计算，并输出点乘结果；近似加法树，包括：从下至上依次连接的第1层～第n层加法器链路，第1层加法器链路的输入为多个点乘结果，上一层的加法器链路接收下一层的加法器链路的运算结果，第n层加法器链路输出累加和的结果；存算单元和加法器链路均分别由碳基材料的本发明减少了模拟域存算中模数转换的电路和过程，并且利用近似计算机制节省了数字域存算的面积和开销，同时，相比于模拟域运算提高了运算结果的准确度。
近似计算电路

[发明专利]差分时钟驱动电路-CN201710574979.7在审
发明人：王小波;于冬;张英;刘洋 -专利权人：成都华微电子科技有限公司
申请日： 2017-07-14 - 公布日： 2018-01-19 - 主分类号： H03K3/027 文献下载
摘要：差分时钟驱动电路，涉及集成电路技术。本发明包括下述部分第一级驱动电路，其输入端接差分电压输入端，其输出端接加法器；加法器，其输出端作为最终输出端；延迟电路，其输入端接差分电压输入端；第二级驱动电路，其输入端接延迟电路的输出端，其输出端接加法器；脉冲发生器，其第一输入接口接延迟电路的输出端，其第二输入接口接差分电压输入端，其输出端接第三级驱动电路的输入端；第三级驱动电路，其输出端接加法器；本发明增强了高频信号，从而再将全摆幅输入时钟信号转换成低摆幅输出时钟信号时
时钟驱动电路

[发明专利]一种带二进制补码转换的加法器电路-CN202110810570.7有效
发明人：周玉梅;何远慧;刘婉婷;乔树山;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2021-07-19 - 公布日： 2021-10-19 - 主分类号： G06F7/503 文献下载
摘要：本发明涉及一种带二进制补码转换的加法器电路，包括补码加速器、延迟电路和加法器电路；补码加速器与延迟电路连接，延迟电路与加法器电路连接；补码加速器用于获得第一操作数的补码，将第一操作数的补码和第二操作数输入延迟电路；第一操作数和第二操作数均为二进制数，第二操作数为正数；延迟电路用于将第一操作数的补码和第二操作数延时输出；加法器电路用于将延时输出的第一操作数的补码和第二操作数进行相加，实现补码转换的同时减小了动态损耗
一种二进制补码转换加法器电路

[发明专利]一种加法器、乘法器、卷积层结构、处理器及加速器-CN202010594416.6有效
发明人：唐波;贺龙龙;张耀辉;林志杰 -专利权人：国汽（北京）智能网联汽车研究院有限公司
申请日： 2020-06-24 - 公布日： 2023-07-11 - 主分类号： G06N3/0442 文献下载
摘要：本发明公开了一种加法器、乘法器、卷积层结构、处理器及加速器，其中，基于可编程器件的神经网络加法器，包括：多个门控时钟模块，用于根据接收到的使能信号以及时钟信号执行逻辑与运算并根据运算结果产生门控时钟信号；多个加法器，按照流水线结构级联，形成多级加法器，每一级加法器分别与对应的门控时钟模块一一连接，上一级加法器的输出端分别与下一级加法器的输入端以及下一级加法器对应的门控时钟模块的使能端连接，使得下一级加法器对应的门控时钟模块通过所述使能端接收上一级加法器发送的使能信号，并通过产生的门控时钟信号控制下一级加法器根据输入端接收到的数据执行数据更新操作。
一种加法器乘法器卷积结构处理器加速器