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[发明专利]一种基于等效鉴相频率的锁相环-CN200910021854.7无效
发明人：周渭;王海;高建宁;陈发喜;孙江涛;于光运 -专利权人：西安电子科技大学
申请日： 2009-04-03 - 公布日： 2009-10-28 - 主分类号： H03L7/085 文献下载
摘要：本发明涉及一种锁相环，特别是一种基于等效鉴相频率的锁相环，其特征是，它至少包括：被测信号分频器和参考信号分频器：用于分别对被测信号和参考信号分频，使分频得到的被测信号和参考信号的等效鉴相频率为5MHz；鉴相处理模块，完成被测信号经分频器后的信号和参考信号经分频器后的信号的鉴相，输出产生控制压控振荡器的控制电压；压控振荡器，用于所述控制电压输的振荡信号。所述的被测信号分频器和参考信号分频器分频值是由外部的单片机控制的，单片机将需要的分频值以8位数据的形式输入到分频器内。所述的压控振荡器为5MHz的压控晶体振荡器，输入端与放大整形模块输出端电连接，输出端与被测信号分频器输入端电连接。
一种基于等效频率锁相环

[发明专利]分布式系统的精确同步-CN02827816.X无效
发明人： K·M·罗伯茨;S·C·埃姆斯 -专利权人：勒克罗伊公司
申请日： 2002-12-04 - 公布日： 2005-05-18 - 主分类号： H04L7/00 文献下载
摘要：一种使多个子系统同步的方法，包括如下步骤：测量所述多个子系统中各子系统的相关分频器之间的关系；将所述分频器中的一个或多个分频器的相位调整为与所述分频器之一的确知关系。由同步于所述多个子系统之一的相关分频器发送命令。在所述子系统之一上接收该命令，并由同步于接收所述命令的子系统之一的相关分频器执行该命令。
分布式系统精确同步

[发明专利]一种低相位噪声、低功耗差分多模分频器-CN201510692437.0有效
发明人：李连鸣;付宇鹏;牛晓康;冯军 -专利权人：东南大学
申请日： 2015-10-23 - 公布日： 2018-08-21 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种频率合成器中具有重定时单元的低相位噪声、低功耗差分多模分频器，分频器由2/3模分频单元链、选频逻辑单元、多级重定时单元、输入缓冲模块和输出缓冲模块构成。2/3模分频单元链具有结构简单、速率快、分频比范围大的优点。2/3模分频单元采用差分静态CMOS逻辑电路设计，具有输入频率范围大、抗电源波动及干扰性能好等优点。
一种相位噪声功耗差分多模分频器

[发明专利]一种分频时钟产生电路及其分频方法-CN201910665383.7在审
发明人：刘吉平;熊辉兵 -专利权人：深圳市航顺芯片技术研发有限公司
申请日： 2019-07-23 - 公布日： 2021-01-29 - 主分类号： H03L7/18 文献下载
摘要：本发明提出一种分频时钟产生电路及其分频方法，该电路包括CPU配置计数阈值电路、计数器A、计数器B、第一分频计数选择逻辑电路、第二分频计数选择逻辑电路、预分频器A、预分频器B、异或门；计数器A、计数器B均为计数阈值可调的循环减一计数器，两计数器共用时钟SourceClk；计数器A通过第一分频计数选择逻辑电路与预分频器A相连，计数器B通过第二分频计数选择逻辑电路与预分频器B相连，异或门将预分频器A和预分频器B的输出信号异或后得到所需分频时钟本发明结构简单，能够用于产生整数N分频和N.5小数分频的分频时钟，且可以避免在时钟切换时引入毛刺，不需要引入额外的去毛刺电路，能够降低硬件能耗。
一种分频时钟产生电路及其方法

[发明专利]锁相回路和分频器-CN201710474840.5有效
发明人：周永奇;王晓光;李颿 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-06-21 - 公布日： 2020-09-11 - 主分类号： H03L7/18 文献下载
摘要：本发明提供了一种锁相回路和分频器。上述锁相回路中包括差异积分调制器、译码器以及分频器。上述译码器耦接上述差异积分调制器，以及产生中间分频比的整数位以及中间分频比的小数位。上述分频器耦接上述译码器，以接收上述中间分频比的整数位和上述中间分频比的小数位。上述分频器根据控制信号切换至整数分频模式或小数分频模式。
回路分频器

[发明专利]一种低延迟的高频时钟分频电路、分频器及分频方法-CN201910575911.X有效
发明人：李乾男 -专利权人：西安紫光国芯半导体有限公司
申请日： 2019-06-28 - 公布日： 2023-03-07 - 主分类号： H03K23/40 文献下载
摘要：为了解决现有时钟分频电路延迟较大、无法满足高频需求以及耗费的D触发器资源较多的技术问题，本发明提供了一种低延迟的高频时钟分频电路、分频器及分频方法。高频时钟分频电路包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出。本发明的输出时钟clock_out是由源时钟clock_in同步后输出，延迟小。
一种延迟高频时钟分频电路分频器方法

[实用新型]一种音响专用的安全型分频器-CN201720068319.7有效
发明人：刘大可;黄庆;刘胜;王文华;刘洋 -专利权人：深圳宽洋网络发展有限公司
申请日： 2017-01-20 - 公布日： 2017-08-25 - 主分类号： H04R3/00 文献下载
摘要：本实用新型公开了一种音响专用的安全型分频器，包括可散热型分频处理电容和分频器电路板，所述分频器电路板的前表面一端设置有分频输入端口，且分频器电路板的前表面左右两端均设置有固定安装孔，所述分频器电路板的前表面靠近分频输入端口的一端设置有柱型分频线圈，且分频器电路板的前表面靠近柱型分频线圈的下端设置有分频异常指示灯，所述分频器电路板的前表面靠近柱型分频线圈的上端设置有电路板散热片；电路板散热片便于将电路板上的温度有效的散发出去，避免热量在电路板上难以散发的问题，使用更加安全，同时也间接的延长了分频器的使用寿命，由于散热片加速了电路板热量的散发速度，进而降低电路板的温度，便于减少能耗。
一种音响专用安全分频器

[发明专利]参考时钟信号周期误差的校正-CN202110663531.9在审
发明人：阿斯拉马力·A·拉菲;蒂莫西·A·蒙克;威廉·安克;斯里赛·拉奥·塞探拉朱 -专利权人：硅谷实验室公司
申请日： 2021-06-15 - 公布日： 2021-12-17 - 主分类号： H03L7/18 文献下载
摘要：一种相位和频率检测器接收具有周期误差的参考时钟信号并从反馈分频器接收反馈时钟信号。反馈分频器电路对来自压控振荡器的时钟信号进行分频。反馈分频器在参考时钟信号的奇数周期和偶数周期期间除以不同的分频值，以使反馈时钟信号具有与参考时钟信号的周期误差基本匹配的周期误差。提供给反馈分频器的分频器值至少部分地由参考时钟信号的周期误差确定。
参考时钟信号周期误差校正

[发明专利]具有自适应休眠的双模预分频器-CN200810116731.7有效
发明人：曾隆月;郭桂良;阎跃鹏 -专利权人：中国科学院微电子研究所
申请日： 2008-07-16 - 公布日： 2010-01-20 - 主分类号： H03K23/66 文献下载
摘要：本发明公开了一种具有自适应休眠的双模预分频器，该双模预分频器由多个高速逻辑单元、一逻辑控制电路和多个作为电流源的MOS管构成，高速逻辑单元具有一时钟触发端、一信号输入端和一信号输出端，高速逻辑单元的时钟触发端接外来时钟信号CLK，高速逻辑单元的信号输入端接逻辑控制电路的输出端，逻辑控制电路的输入端接高速逻辑单元的信号输出端和外来模式控制信号。本发明提供的这种具有自适应休眠的双模预分频器，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能，避免了不必要的功耗浪费，达到了降低功耗的目的。
具有自适应休眠双模分频器

[发明专利]一种自校准分频器-CN202010144875.4在审
发明人：杨峰;谢阔;陈东坡;丁万新;董佩伟;沈国平 -专利权人：川土微电子（深圳）有限公司
申请日： 2020-03-04 - 公布日： 2021-09-07 - 主分类号： H03K21/40 文献下载
摘要：本发明提供一种自校准分频器，包括：分频模块、第一校准模块、第二校准模块及第三校准模块；所述分频模块包括多个一一对应的分频单元及控制逻辑单元；所述第一校准模块包括判断单元、选择输出单元及信号输出单元；输入信号接入所述分频模块，所述分频模块分别与所述第一校准模块及所述第二校准模块连接；所述第一校准模块及所述第二校准模块的校准信号输出端均与所述第三校准模块连接，所述第三校准模块的输出端作为所述分频器的输出端。本发明通过两次校准，能够在1GHz的频率范围内实现1～1023的连续整数分频比，且无论是偶数分频还是奇数分频后的输出信号都具有50％的占空比，且所有电路均采用标准数字逻辑，简单易用，性能优越。
一种校准分频器

[发明专利]一种高电平持续时间恒定的分频器电路和设备-CN202310074881.0在审
发明人：孙欣茁;王振伟;林长龙 -专利权人：龙芯中科技术股份有限公司
申请日： 2023-01-13 - 公布日： 2023-05-02 - 主分类号： H03K21/10 文献下载
摘要：本发明提供一种高电平持续时间恒定的分频器电路和设备，涉及集成电路技术领域。依次连接的分频单元中第一分频单元的分频结构接收外部输入时钟信号，第一分频单元的控制结构产生的本级控制信号，对时钟信号进行分频得到第一分频单元的本级分频信号并传输至与第一分频单元相连的分频单元。接收外部输入的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号，生成本级控制信号。本发明的分频器电路的高电平信号的高电平持续时间与时钟信号周期相等，由此控制分频信号的高电平持续时间，使得分频信号的高电平持续时间不因占空比变化而增大，也不因分频数变化而改变，而是始终与时钟信号周期相等，提高分频信号精准度。
一种电平持续时间恒定分频器电路设备

[发明专利]蓝牙收发电路以及蓝牙设备-CN202111471074.X在审
发明人：丁敬峰 -专利权人：展讯通信（上海）有限公司
申请日： 2021-12-03 - 公布日： 2022-03-01 - 主分类号： H04W4/80 文献下载
摘要：本申请提供一种蓝牙收发电路以及蓝牙设备，其中，蓝牙收发电路中包括：发射电路、接收电路、时钟同步电路、第一分频器和第二分频器，时钟同步电路与第一分频器和第二分频器分别连接，第一分频器还与发射电路连接，第二分频器还与接收电路连接，时钟同步电路用于在发射时段生成并向第一分频器输出第一时钟信号，以及在接收时段生成并向第二分频器输出第二时钟信号，第二时钟信号的频率小于第一时钟信号的频率，第一分频器用于对第一时钟信号进行分频处理得到并向发射电路输出第三时钟信号，第二分频器用于对第二时钟信号进行分频处理得到并向接收电路输出第四时钟信号。
蓝牙收发电路以及设备

[发明专利]四模预分频器的控制方法及应用该方法的四模预分频器-CN202010379104.3在审
发明人：邓金鸣;陈熙 -专利权人：上海磐启微电子有限公司
申请日： 2020-05-07 - 公布日： 2020-07-31 - 主分类号： H03K21/10 文献下载
摘要：本发明涉及集成电路技术领域，尤其涉及四模预分频器的控制方法及应用该方法的四模预分频器，控制方法包括：步骤S1，四模预分频器对一分频值进行分解，分别得到第一计数器、第二计数器以及第三计数器对应的计数值；步骤S2，四模预分频器将第一计数器对应的计数值与第二计数器对应的计数值进行比较，并根据比较结果控制多个计数器和多个分频器的工作状态。本发明技术方案的有益效果在于：本发明提供一种四模预分频器，包含四个不同的预设分频值，降低了最小分频值的下限，使得分频范围更大，使得预分频器能够适用于要求量化误差小的场景。
四模预分频器控制方法应用

[发明专利]任意整数分频器及锁相环系统-CN201910847958.7在审
发明人：陈冠旭;彭振宇;韩智毅 -专利权人：广东华芯微特集成电路有限公司
申请日： 2019-09-09 - 公布日： 2019-11-15 - 主分类号： H03K23/66 文献下载
摘要：本申请提供一种任意整数分频器及锁相环系统。任意整数分频器包括分频模块和逻辑运算模块。分频模块的第一输入端作为任意整数分频器的第一输入端，用于接收第一信号；分频模块的第二输入端作为任意整数分频器的第二输入端，用于接收控制信号；分频模块的输出端连接逻辑运算模块的第一输入端；逻辑运算模块的输出端作为任意整数分频器的输出端；逻辑运算模块的输出端连接分频模块的第三输入端和逻辑运算模块的第二输入端。本申请提供的任意整数分频器结构简单，易于实现。
输入端整数分频器逻辑运算模块分频输出端连接输出端接收控制信号锁相环系统申请

[实用新型]任意整数分频器及锁相环系统-CN201921498032.3有效
发明人：陈冠旭;彭振宇;韩智毅 -专利权人：广东华芯微特集成电路有限公司
申请日： 2019-09-09 - 公布日： 2020-05-19 - 主分类号： H03K23/66 文献下载
摘要：本申请提供一种任意整数分频器及锁相环系统。任意整数分频器包括分频模块和逻辑运算模块。分频模块的第一输入端作为任意整数分频器的第一输入端，用于接收第一信号；分频模块的第二输入端作为任意整数分频器的第二输入端，用于接收控制信号；分频模块的输出端连接逻辑运算模块的第一输入端；逻辑运算模块的输出端作为任意整数分频器的输出端；逻辑运算模块的输出端连接分频模块的第三输入端和逻辑运算模块的第二输入端。本申请提供的任意整数分频器结构简单，易于实现。
任意整数分频器锁相环系统