[实用新型]电子记时器无效
| 申请号： | 88201942.2 | 申请日： | 1988-03-23 |
| 公开（公告）号： | CN2032737U | 公开（公告）日： | 1989-02-15 |
| 发明（设计）人： | 程霆 | 申请（专利权）人： | 中国人民解放军装甲兵工程学院 |
| 主分类号： | G04F10/00 | 分类号： | G04F10/00;G04F10/04 |
| 代理公司： | 中国人民解放军总参谋部装甲兵专利代理事务所 | 代理人： | 叶星 |
| 地址： | 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 电子记时器是一种记录间断工作过程累计工作时间的记时仪表。电子记时器由电子钟表和外部开关电路组成，其主要特征是将间断工作过程的状态变化通过外部开关电路转变成一开关量变化，控制电子钟表内振荡晶体完成间断工作过程的累计记时、显示工作。电子记时器构思新颖、使用方便、成本低廉、记时精度高，可广泛应用在各类机电设备、家用电器和各种需控制记时的场合。 | ||
| 搜索关键词： | 电子 记时 | ||
【主权项】：
1、自动记录和显示间断工作设备累计工作时间的装置，该装置有一个普通电子钟表(3)和一个外部开关电路(1)，其特征在于外部开关电路(1)的输入端受被记时设备的工作状态控制，而其输出端直接与电子钟表(3)内的振荡晶体(2)连接。
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- 2023-04-11 - 2023-07-21 - G04F10/00
- 本发明提供一种延迟链分析系统，包括测试信号发生器、FPGA芯片及上位机；FPGA芯片包括延迟链模块和集成逻辑分析仪，延迟链模块包括一个或多个延迟链，上位机包括测试控制器和数据分析器；测试信号发生器与FPGA芯片连接，延迟链的输出端与集成逻辑分析仪连接，集成逻辑分析仪的输出与上位机连接；测试信号发生器用于产生与延迟链时钟接近的测试信号；延迟链用于测量时间的微小间隔；集成逻辑分析仪用于连续抓取时钟上升沿时延迟链寄存器输出的温度码并传输至上位机；测试控制器用于控制测试进程，接收集成逻辑分析仪输出的温度码并存储为可分析的文件；数据分析器用于分析测试控制器存储的文件，形成延迟时间表。本发明能够减少延迟链的实际误码。
- 一种多路时间脉冲输出电路及时频设备-202320233811.0
- 曾迎春;陈巧;朱敏;简和兵;邓意峰;温学斌;严波;杨彩芳 - 成都金诺信高科技有限公司
- 2023-02-16 - 2023-07-21 - G04F10/00
- 本实用新型公开了一种多路时间脉冲输出电路及时频设备，属于时间统一技术领域。所述多路时间脉冲输出电路包括时间脉冲生成电路、FPGA、TDC测量模块和多路电平转换电路，所述TDC测量模块包括多个时间数字转换器；所述时间脉冲生成电路的输出端与FPGA的初始脉冲信号输入端连接，每路电平转换电路的输入端与FPGA的一个分路时间脉冲信号输出端连接，每路电平转换电路的输出端与一个时间数字转换器的待测信号端连接，所述时间数字转换器的基准信号端与FPGA的初始时间脉冲信号输出端连接，所述时间数字转换器的输出端与FPGA的反馈端连接。本实用新型无需通过外围硬件电路转换成FPGA可以识别的脉冲信号进行测量。
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