[实用新型]一种多路非交叠时钟信号产生电路有效
| 申请号： | 202122817478.1 | 申请日： | 2021-11-17 |
| 公开（公告）号： | CN215300602U | 公开（公告）日： | 2021-12-24 |
| 发明（设计）人： | 唐瑞 | 申请（专利权）人： | 深圳贝特莱电子科技股份有限公司 |
| 主分类号： | H03K5/15 | 分类号： | H03K5/15 |
| 代理公司： | 深圳砾智知识产权代理事务所(普通合伙) 44722 | 代理人： | 翁治林 |
| 地址： | 518000 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型公开了一种多路非交叠时钟信号产生电路，涉及数模混合开关电容技术领域，解决了现有延时设计在产生三路或以上的非交叠信号时，存在设计较为复杂，匹配要求高等的技术问题。本实用新型包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路，第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk。本实用新型能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单，功耗小，而且能有效节约电路板的面积。 | ||
| 搜索关键词： | 一种 多路非 交叠 时钟 信号 产生 电路 | ||
【主权项】：
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