[实用新型]一种多路非交叠时钟信号产生电路

权利要求书

1.一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，其特征在于，包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路；

所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk；

所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均包括至少一个逻辑门、多个反相器，所述逻辑门、反相器之间相互串联。

2.根据权利要求1所述的多路非交叠时钟信号产生电路，其特征在于，所述逻辑门为与非门，或为或非门。

3.根据权利要求2所述的多路非交叠时钟信号产生电路，其特征在于，所述第一逻辑门电路包括第一逻辑门N1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7；

所述第一反相器inv1的输入端连接所述时钟输入信号clk，其输出端连接所述第二反相器inv2的输入端；

所述第一逻辑门N1的第一输入端连接所述第二反相器inv2的输出端，其输出端连接所述第三反相器inv3的输入端；

所述第三反相器inv3的输出端与所述第四反相器inv4的输入端、所述第四反相器inv4的输出端与所述第五反相器inv5的输入端、所述第五反相器inv5的输出端与所述第六反相器inv6的输入端、所述第六反相器inv6的输出端与所述第七反相器inv7的输入端依次连接；

所述第七反相器inv7的输出端为第一逻辑门电路的输出端ph1。

4.根据权利要求3所述的多路非交叠时钟信号产生电路，其特征在于，所述第二逻辑门电路包括第二逻辑门N2、第三逻辑门N3、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12；

所述第二逻辑门N2的第一输入端连接在所述第六反相器inv6的输出端与所述第七反相器inv7的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第三逻辑门N3的第一输入端；

所述第三逻辑门N3的输出端连接所述第八反相器inv8的输入端；

所述第八反相器inv8的输出端与所述第九反相器inv9的输入端、所述第九反相器inv9的输出端与所述第十反相器inv10的输入端、所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端、所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端依次连接；

第十二反相器inv12的输出端为所述第二逻辑门电路的输出端ph2；

所述第一逻辑门N1的第二输入端连接在所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端之间。

5.根据权利要求4所述的多路非交叠时钟信号产生电路，其特征在于，所述第三逻辑门电路包括第四逻辑门N4、第五逻辑门N5、第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17；

所述第四逻辑门N4的第一输入端连接在所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第五逻辑门N5的第一输入端；

所述第五逻辑门N5的输出端连接所述第十三反相器inv13的输入端；

所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端、所述第十四反相器inv14的输出端与所述第十五反相器inv15的输入端、所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端、所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端依次连接；

所述第十七反相器inv17的输出端为所述第三逻辑门电路的输出端ph3；

所述第三逻辑门N3的第二输入端连接在所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端之间。