[实用新型]一种多路非交叠时钟信号产生电路

说明书

本实用新型公开了一种多路非交叠时钟信号产生电路，涉及数模混合开关电容技术领域，解决了现有延时设计在产生三路或以上的非交叠信号时，存在设计较为复杂，匹配要求高等的技术问题。本实用新型包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路，第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk。本实用新型能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单，功耗小，而且能有效节约电路板的面积。

技术领域

本实用新型涉及数模混合开关电容技术领域，尤其涉及一种多路非交叠时钟信号产生电路。

背景技术

目前的集成电路中，如何将时钟信号分成多个分支给到模块使用是一个值得考虑的问题，而这些信号一般都会有所谓的非交叠时序处理。所谓非交叠时钟就是两信号不交叠，一个信号完全起来过后另一个信号才开始变化建立。而常规的非交叠时钟电路往往只能进行两路的非交叠，如附图1所示，若时钟输入信号clk为低电平，则与非门N1的输入为低电平，与非门N2的输入为高电平，此时与非门N1输出低电平，与非门N2的输出则需要根据反相器inv4的输出确定。此时与非门N1输出高电平，反相器inv4输出高电平，ph1输出低电平。则与非门N2两输入端都为高电平，与非门N2输出为低电平，ph2输出为高电平。从而产生非交叠输出信号ph1，ph2，此时时钟信号clk为低电平输入时，输出ph2是根据输出ph1的建立完成后才开始建立，从而构成了严格的非交叠时序。

常规的非交叠时钟产生电路往往只能产生两路非交叠，时序图如附图2所示，这导致在某些需要多路非交叠时钟的应用中无法使用，比如电荷放大器、模数转换器等开关电容的应用中，它需要一个严格意义上的多路非交叠信号去控制一些开关的时序逻辑，并且要求在所有process corner(工艺角)、温度、电源电压的变化下非交叠依然存在，那么此时就不能只使用简单的delay(延迟)产生多路非交叠时钟给这些应用作为输入使用，因为delay很可能随着这些因素发生变化，从而导致信号的非交叠失效，开关打开的顺序错乱，甚至电路系统不能正常工作。

常规的非交叠时钟电路只能产生两路非交叠信号。若想产生三路或以上的非交叠信号，则只能通过改变信号之间的延时来构建非交叠，设计较为复杂，并且匹配要求高，这样既浪费面积，也浪费功耗，关键是这样构成的多路非交叠信号受工艺、温度、电源电压变化较大，可能在某种corner下信号之间会相互交叠，导致后续的开关电容电路出现严重的问题。

实用新型内容

本实用新型的目的在于提供一种多路非交叠时钟信号产生电路，以解决现有常规的非交叠时钟电路在产生三路或以上的非交叠信号时，存在设计较为复杂，并且匹配要求高，甚至导致后续的开关电容电路出现严重的技术问题。本实用新型提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本实用新型提供了以下技术方案：

本实用新型提供的一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均包括至少一个逻辑门、多个反相器，所述逻辑门、反相器之间相互串联。

优选的，所述逻辑门为与非门，或为或非门。