[发明专利]数据选通校准在审

专利信息
申请号: 201910584235.2 申请日: 2019-06-28
公开(公告)号: CN110660418A 公开(公告)日: 2020-01-07
发明(设计)人: C·贾乔;F·帕斯卡莱;E·迪玛提诺;R·马斯特兰杰洛;F·德亚历山德罗;A·卡斯塔尔多;C·卡斯泰拉诺 申请(专利权)人: 美光科技公司
主分类号: G11C7/10 分类号: G11C7/10
代理公司: 11287 北京律盟知识产权代理有限责任公司 代理人: 王龙
地址: 美国爱*** 国省代码: 美国;US
权利要求书: 查看更多 说明书: 查看更多
摘要: 本申请案涉及数据选通校准。本文中揭示用于使用主机装置确定例如来自嵌入式多媒体卡eMMC装置的数据选通信号与内部时钟信号之间的时序关系的装置及技术。所述主机装置可使用所述经确定的时序关系控制延迟电路,以便对准经接收的读取数据进行取样,或确定或调整所述延迟电路的延迟值。
搜索关键词: 时序关系 延迟电路 主机装置 嵌入式多媒体卡 内部时钟信号 数据选通信号 数据选通 申请案 校准 取样 延迟 对准
【主权项】:
1.一种系统,其包括:/n主机装置,其经配置以通过通信接口的数据线从嵌入式多媒体卡eMMC装置接收读取数据且通过所述通信接口的数据选通线从所述eMMC装置接收数据选通信号,/n用于确定所述数据选通信号与内部时钟信号之间的时序关系以对准所述读取数据进行取样的构件。/n
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于美光科技公司,未经美光科技公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201910584235.2/,转载请声明来源钻瓜专利网。

同类专利
  • 用于存储器决策反馈均衡器的电压参考计算-201880043862.9
  • 珍妮弗·E·泰勒;R·斯里拉曼尼 - 美光科技公司
  • 2018-06-27 - 2020-02-14 - G11C7/10
  • 一种装置(10)包含组合电路,所述组合电路经配置以形成用于抵消在失真位上来自数据流的符号间干扰的一或多个失真校正因子。所述装置(10)还包含耦合到所述组合电路的选择电路(368)。所述选择电路(368)包含经配置以接收控制信号的反馈引脚(492)以及输出端,其中所述选择电路(368)经配置以基于所述控制信号选择所述一或多个失真校正因子中的第一失真校正因子并且从所述输出端发射所述第一失真校正因子。
  • 执行写入均衡操作的存储器件-201910395783.0
  • 尹大镐;崔雄奎 - 爱思开海力士有限公司
  • 2019-05-13 - 2020-02-11 - G11C7/10
  • 一种存储器件包括:时钟缓冲器;第一选通缓冲器;第一选通延迟电路,使第一数据选通信号延迟以产生延迟的第一数据选通信号;第一写入均衡电路,与延迟的第一数据选通信号同步地对使时钟延迟第一延迟值获得的第一延迟时钟采样;第二选通缓冲器;第二选通延迟电路,使第二数据选通信号延迟以产生延迟的第二数据选通信号;复制化的第二选通延迟电路,使第一数据选通信号延迟复制第二选通延迟电路获得的延迟值以产生复制化的延迟的第二数据选通信号;第二写入均衡电路,在第一I/O模式中与延迟的第二数据选通信号同步地对使时钟延迟第二延迟值获得的第二延迟时钟采样,在第二I/O中与复制化的延迟的第二数据选通信号同步地对第二延迟时钟采样。
  • 用于提供选通数据信号的装置-201910692463.1
  • 阿图尔卡多奇;马尔钦贾克;桑吉夫库马尔甄恩 - 台湾积体电路制造股份有限公司
  • 2019-07-30 - 2020-02-11 - G11C7/10
  • 本揭露一种用于提供选通数据信号的装置包括:延迟路径,被配置成接收输入信号并输出相对于输入信号被延迟一延迟时间间隔的输入数据信号;选通信号产生器,被配置成供应选通信号;选通电路,被配置成在数据输入处从延迟路径接收数据信号,在选通输入处接收选通信号,并当在选通输入处存在选通信号时在数据输出处输出表示所接收的数据信号的输出信号;以及延迟控制器,被配置成接收可变延迟控制信号并根据可变延迟控制信号设定延迟时间间隔。
  • 数据选通信号处理系统以及处理方法-201710013325.7
  • 陈忱;吴晖;姜凡;司强 - 上海兆芯集成电路有限公司
  • 2017-01-09 - 2020-02-07 - G11C7/10
  • 一种数据选通信号(DQS)处理系统以及处理方法。计数电路输出多个计数信号,计数自存储器传递而来的数据选通信号于有效区间内的下降沿。或逻辑电路接收所述计数信号以及选通窗口起始控制信号,以产生选通窗口信号。过滤电路根据该选通窗口信号通过该数据选通信号。该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。
  • 半导体存储器件和具有其的存储器系统-201910233334.6
  • 田周鄠;崔训对 - 三星电子株式会社
  • 2019-03-26 - 2020-02-04 - G11C7/10
  • 本发明提供了一种半导体存储器件,包括被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器,被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据的数据输入缓冲器,被配置为当接收到写入命令时在施加所述数据选通信号的第一时段期间生成并激活第一片上终止控制信号的延时控制信号生成器,被配置为响应于所述第一片上终止控制信号来改变第一可变电阻代码的第一片上终止控制电路,以及被配置为终止所述数据选通信号,并包括响应于所述第一可变电阻代码而改变其电阻值的第一片上终止电阻器的数据选通信号终止电路。
  • 用于智能存储器接口的方法和设备-201910982390.X
  • C.H.郑 - 阿尔特拉公司
  • 2017-05-26 - 2020-01-24 - G11C7/10
  • 本发明涉及用于智能存储器接口的方法和设备。一个实施例涉及一种存储器结构,包括存储体组和端口仿真电路模块。所述存储体组包括多个存储器存储体,每个存储器存储体具有一个读取端口和一个写入端口。所述端口仿真电路模块为所述存储体组提供组读取/写入端口和组读取端口。另一实施例涉及一种端口仿真电路模块。所述端口仿真电路模块包括:端口仿真控制电路,所述端口仿真控制电路接收包括针对组读取/写入端口的第一地址和针对组读取端口的第二地址的控制信号;针对所述组读取/写入端口的第一数据路径电路;以及针对所述组读取端口的第二数据路径电路,其中所述第二数据路径电路输出第二读取数据。也公开了其他实施例和特征。
  • 一种双接口存证盘-201920944684.9
  • 高鹏飞 - 扬州磐数信息科技有限公司
  • 2019-06-21 - 2020-01-21 - G11C7/10
  • 本实用新型公开一种双接口存证盘,包括硬盘本体;该所述的硬盘本体内设置有存储模块;并且在硬盘本体内还设置有只读控制芯片和读写控制芯片;所述的只读控制芯片和读写控制芯片并排设置,并且均与存储模块相连;而硬盘本体的右端端侧壁上还并排设置有只读接口和读写接口。本实用新型的存证盘设置为双接口模式结构,存储模块同时连接设置有只读控制芯片和读写控制芯片,两个芯片又各自连接设置有只读接口和读写接口;在正常使用,展示证据的时候,通过数据线连接只读接口,此时存储模块的数据处于只读状态,只能够被浏览展示,而无法更改、删除、增加或者复制,防止人在操作时产生意外或者电脑感染病毒影响数据。
  • 内存配置结构-201810731384.2
  • 林正隆;梁万栋 - 森富科技股份有限公司
  • 2018-07-05 - 2020-01-14 - G11C7/10
  • 一种内存配置结构,包含多数基板;多数分别连通设于各基板中央处的穿孔区;多数分别连通设于各基板且位于各穿孔区一侧的第一接点区,各第一接点区用以与一内存的各接脚垫用讯号线连接;以及多数分别连通设于各基板且位于各穿孔区另一侧的第二接点区,各第二接点区用以与该内存的各接脚垫用讯号线连接,且至少包含内存的PAR接脚,并使一基板以其第一或第二接点区通过穿孔区与另一基板的第一或第二接点区相互电连接,使内存各接脚与第一及第二接点区电连接后,让各基板以其第一或第二接点区相对应的讯号线透过穿孔区的导引进行跨层电连接,使内存制作时,可有效避免参考层破碎情形,且具有较佳电源分布以及足够线路布局空间,进而维持较佳讯号完整性。
  • 时钟选通触发器-201580045543.8
  • G·保罗 - 马维尔国际贸易有限公司
  • 2015-08-18 - 2020-01-10 - G11C7/10
  • 本公开的多个方面提供数据存储电路(100,110)。该电路包括第一锁存器(120)、第二锁存器(130)以及时钟选通和缓冲电路(140)。该第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出,并且在该时钟信号处于第二状态时保持该中间输出,并且该第二锁存器被配置为响应于该中间输出和时钟信号而提供数据输出。该时钟选通和缓冲电路被配置为提供时钟信号并且在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。
  • 分组编程方法及其电路-201610978944.5
  • 张登军 - 珠海博雅科技有限公司
  • 2016-11-07 - 2019-12-31 - G11C7/10
  • 本发明公开了一种分组编程方法及其电路,所述方法包括:对低电平的输入数据进行统计;判断统计结果是否小于等于第一阈值;以及根据判断结果对所述输入数据进行分组编程。所述分组编程电路包括:第一模块,所述第一模块用于与根据输入数据的第一部分,产生第一判断信号;第二模块,所述第二模块用于根据输入数据的第二部分,产生第二判断信号;第三模块,所述第三模块用于根据全部输入数据,产生第三判断信号;以及分组编程模块,所述分组编程模块用于根据第一判断信号、第二判断信号以及第三判断信号,对全部所述输入数据进行分组编程。由此,可以在有限的电荷泵能力下节约编程时间,提高编程效率。
  • 存储器系统中用以支持同时存储器读取和写入操作的单独读取和写入地址解码-201780057336.3
  • M·加尔吉 - 高通股份有限公司
  • 2017-09-05 - 2019-12-24 - G11C7/10
  • 本发明揭示提供单独读取和写入地址解码以支持同时存储器读取和写入操作的存储器系统。分离读取和写入地址解码在即使采用单端口存储器位单元的情况下也可避免同时存储器读取和写入操作的电路冲突。将相应读取和写入操作的读取和写入地址单独地解码为经驱动到存储器阵列的读取和写入行和列选择,以使得同时读取和写入操作不会彼此影响。为了避免同时读取和写入操作的电路冲突,所述存储器系统经配置以将写入行选择优先于读取行选择以驱动所述存储器阵列中的一行存储器位单元。以此方式,无论所述读取和写入行选择是否是针对同一行,写入操作都将始终是成功的。
  • 用于加快存储器访问的输出锁存器-201780027122.1
  • P·马图里亚;G·萨曼娜;V·K·T·昆西蒂 - 高通股份有限公司
  • 2017-03-15 - 2019-12-20 - G11C7/10
  • 本文中公开了一种用于使用输出锁存器来加快存储器访问的集成电路(IC)。在一示例方面,该输出锁存器包括数据存储单元、第一电路系统和第二电路系统。该数据存储单元包括:配置成接收第一输入电压的第一输入节点、配置成接收第二输入电压的第二输入节点、配置成提供第一输出电压的第一输出节点、以及配置成提供第二输出电压的第二输出节点。第一电路系统被配置成响应于第一输入节点处的第一输入电压而加快第一输出节点处的第一输出电压的电压电平转变。第二电路系统被配置成响应于第二输入节点处的第二输入电压而加快第二输出节点处的第二输出电压的电压电平转变。
  • 动态随机存取存储器,储存数据及读取和刷新的方法-201611088874.2
  • 刘波 - 深圳星忆存储科技有限公司
  • 2016-12-01 - 2019-12-17 - G11C7/10
  • 动态随机存取存储器,储存数据及读取和刷新的方法。本发明揭示一种具有编码比特和自我刷新功能的动态随机存取存储器(DRAM)。在一个特定示范性实施例中,将至少一个编码比特附加到N个比特的用户数据中从而形成新的编码数据。用户数据储存在若干个用户数据子阵列上,编码比特储存在相应的编码比特子阵列上。基于每个用户指定的行地址和列地址,每个子阵列储存至少一个比特。在刷新操作或用户操作中独立地对每个子阵列进行控制。刷新操作一次只在若干个子阵列中的至少一个子阵列上进行,用户操作则在若干个子阵列的其他子阵列上进行。错误检测和纠正电路使用编码比特并根据进行刷新的子阵列的地址信息来检测错误并纠正比特错误。用户读取操作和内部刷新操作可以同时进行。
  • 一体化多接口存储装置-201920530411.X
  • 王小敏 - 王小敏
  • 2019-04-18 - 2019-12-13 - G11C7/10
  • 本实用新型公开一种一体化多接口存储装置,包括有外壳、至少有一控制芯片的USB存储模块以及移动端连接模组;USB存储模块固定在外壳内,USB存储模块具有连接金手指和用于与外部插接的USB A型接触部;该移动端连接模组的一端为与外部移动设备对插连接的插接端,移动端连接模组的另一端固定在外壳内并与连接金手指免焊接触导通。通过将USB存储模块和移动端连接模组均设置于外壳上,形成一体化结构,结构简洁,便于携带和使用,并且配合移动端连接模组与USB存储模块免焊接触导通,可根据需要自由选择拆装使用不同类型的移动端连接模组,产品结构简单,组装、更换及维护非常简便,成本也低。
  • 一种非易失性存储器的数据读取电路及其方法-201910740404.7
  • 康旺;张和;赵巍胜 - 北京航空航天大学
  • 2019-08-12 - 2019-11-22 - G11C7/10
  • 本发明公开了一种非易失性存储器的数据读取电路,包括:存储单元列、参考单元、控制电路和放大器;所述存储单元列内的存储单元通过存储单元位线与所述控制电路相连,所述存储单元位线上存在第一寄生电容;所述参考单元通过参考单元位线与所述控制电路相连;所述控制电路与所述放大器相连;所述放大器连接有输出端。本发明通过存储单元位线上的寄生电容进行放电,并在放电后输出存储位线上的电压和参考单元位线上的电压,将两者相比较后最终得到读取结果;本发明消除了静直流电流的产生,有效降低了功耗。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top