[发明专利]一种超导全加方法、装置和超导计算系统在审
申请号: | 201910188473.1 | 申请日: | 2019-03-13 |
公开(公告)号: | CN110069238A | 公开(公告)日: | 2019-07-30 |
发明(设计)人: | 唐光明;瞿佩瑶 | 申请(专利权)人: | 中国科学院计算技术研究所 |
主分类号: | G06F7/501 | 分类号: | G06F7/501 |
代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 祁建国;梁挥 |
地址: | 100080 北*** | 国省代码: | 北京;11 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明提出一种一种超导全加方法、装置和超导计算系统,包括:获取本位i的两个待相加加数Ai和Bi以及前一位i‑1的进位Ci‑1,Ai和Bi通过第一级流水线的异或门和与门,分别得到和AiBi;Ci‑1和分别输入到第二级流水线的异或门和与门参与运算,得到和并将与AiBi一同输入到融合缓冲中得到输出作为本位和,输出作为向后一位i+1的进位。本发明公开的超导全加器能为未来能源高效的高性能计算机奠定基础,且该全加器结构简单,用CB代替了或门,减少了一级流水线,从而降低了硬件资源消耗,减少了面积开销,同时减少了电路延迟。 | ||
搜索关键词: | 流水线 计算系统 全加器 异或门 进位 与门 加数 高性能计算机 硬件资源消耗 电路延迟 面积开销 输出 第一级 缓冲 或门 向后 相加 运算 融合 能源 | ||
【主权项】:
1.一种超导全加方法,其特征在于,包括:步骤1、获取本位i的两个待相加加数Ai和Bi以及前一位i‑1的进位Ci‑1,Ai和Bi通过第一级流水线的异或门和与门,分别得到和AiBi;步骤2、Ci‑1和分别输入到第二级流水线的异或门和与门参与运算,得到和并将与AiBi一同输入到融合缓冲中得到步骤3、输出作为本位和,输出作为向后一位i+1的进位。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于中国科学院计算技术研究所,未经中国科学院计算技术研究所许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201910188473.1/,转载请声明来源钻瓜专利网。
- 同类专利
- 三输入n位二进制加法器-201920252575.0
- 杨小玲 - 福州大学
- 2019-02-28 - 2019-10-15 - G06F7/501
- 本实用新型涉及一种三输入n位二进制加法器。包括n个用于将输入的3个二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路,以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。本实用新型不仅硬件开支上少于传统加法器,而且极限工作频率高于传统加法器。
- 一种超导全加方法、装置和超导计算系统-201910188473.1
- 唐光明;瞿佩瑶 - 中国科学院计算技术研究所
- 2019-03-13 - 2019-07-30 - G06F7/501
- 本发明提出一种一种超导全加方法、装置和超导计算系统,包括:获取本位i的两个待相加加数Ai和Bi以及前一位i‑1的进位Ci‑1,Ai和Bi通过第一级流水线的异或门和与门,分别得到和AiBi;Ci‑1和分别输入到第二级流水线的异或门和与门参与运算,得到和并将与AiBi一同输入到融合缓冲中得到输出作为本位和,输出作为向后一位i+1的进位。本发明公开的超导全加器能为未来能源高效的高性能计算机奠定基础,且该全加器结构简单,用CB代替了或门,减少了一级流水线,从而降低了硬件资源消耗,减少了面积开销,同时减少了电路延迟。
- 基于忆阻器交叉阵列的低功耗加权求和电路-201811329936.3
- 薛晓勇;刘文军;周鹏 - 复旦大学
- 2018-11-09 - 2019-03-29 - G06F7/501
- 本发明属于集成电路技术领域,具体为一种基于忆阻器交叉阵列的低功耗加权求和电路。本发明电路由一传统基于阻变类型存储器交叉阵列的加权求和电路和一个电流采样电路构成;其工作分为两个阶段,第一阶段是预充电,第二阶段是加权求和和电流采样;本发明采用阻变类型存储器的交叉阵列对一组输入电压实现加权求和操作,结果以电流和形式表征,并采用电流采样将电流和转换成电荷储存。相比传统做法,本发明可以缩短加权求和操作中直流的持续时间,有利于降低功耗。
- 一种基于忆阻器RRAM的全加器-201811215360.8
- 张锋;李云;高琪;霍强 - 中国科学院微电子研究所
- 2018-10-18 - 2019-03-01 - G06F7/501
- 本发明提供了一种基于忆阻器RRAM的全加器,通过时序关系在忆阻器两端施加电压,以及忆阻器原始存储的状态值,便可以得到一个三端的表决器逻辑,并且利用忆阻器的表决器逻辑本身自带了非逻辑,因此简单的操作便能实现复杂的运算逻辑,从而实现一位、多位的全加器。
- 归约运算映射系统和方法-201810612332.3
- M.朗哈默;G.贝克勒;B.帕斯卡 - 英特尔公司
- 2018-06-14 - 2019-01-22 - G06F7/501
- 可构成加法器树,以用于算术运算器到集成电路中的有效率的打包。树的操作数可被截断,以按逻辑阵列块打包整数数量的节点。因此,算术运算可更有效率地打包到集成电路上,而且提供增加的精度和性能。
- 一种应用于可逆逻辑电路的4位进位旁路加法器电路-201820910809.1
- 王仁平;魏榕山;刘东明 - 福州大学
- 2018-06-13 - 2018-12-28 - G06F7/501
- 本实用新型涉及一种应用于可逆逻辑电路的4位进位旁路加法器电路,包括Fediken门电路、第一TOF门电路、第二TOF门电路、第三TOF门电路、第一DPG门电路、第二DPG门电路、第三DPG门电路、第四DPG门电路、以及FG门电路。本实用新型能够减少垃圾位和可逆逻辑门数。
- 一种基于MRR的二进制全加器-201820350182.9
- 朱爱军;陈端勇;许川佩;胡聪;万春霆;王营;杜社会 - 桂林电子科技大学
- 2018-03-14 - 2018-09-14 - G06F7/501
- 本实用新型公开一种基于MRR的二进制全加器,由3个不同结构的微环谐振器和5个Y形分支耦合器构成,它有三个待计算的电脉冲序列输入,输出是经过有进位标志的加法计算后的光脉冲序列。本实用新型二进制光学全加器与CMOS工艺完全兼容,使得器件体积小,功耗低,速度快,可扩展性好,便于集成,在光子计算机中将发挥重要作用。
- 一种可重构定浮点通用加法器-201710190120.6
- 潘红兵;朱志炜;王晨曦;秦子迪;王宇宣;李丽;李伟;何书专 - 南京大学
- 2017-03-27 - 2017-07-21 - G06F7/501
- 本发明提供了一种可重构定浮点通用加法器,包括48位定点加法器,进行定点加法运算,并可重构成单精度浮点加法器;选择器,根据顶层配置信息选择相应的定点或浮点加法运算通路,并进行输出控制;定浮点运算转换器,将48位定点加法器转化为32位单精度浮点加法器。有益效果所述加法器采用全流水结构,定点加法器基于并行前缀加法器做了相应的优化,在保证定点加法器运算性能的基础上,减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下,有效的提高了加法器的通用性。
- 基于链置换反应的分子加法器构建方法-201410011255.8
- 刘向荣;索娟;黄晓阳;於猛;陈迎潮 - 厦门大学
- 2014-01-10 - 2014-04-02 - G06F7/501
- 基于链置换反应的分子加法器构建方法,涉及逻辑计算和分子计算。提供一种基于链置换反应的半加器、全加器等分子加法器的构建方法。包括:编码电路的输入与各级输出,形式化表征加法器电路;基于链置换反应多层转化,获得计算机可运行的文件;在Mathematica平台进行化学反应层级分子加法器的仿真,实现分子加法器的构建。基于链置换反应建立分子电路与电子电路的联系,通过计算机软件实现分子加法器的搭建。
- 一种平方运算电路-201310488728.9
- 雷绍充;王兴全 - 陕西万达信息工程有限公司
- 2013-10-17 - 2014-02-26 - G06F7/501
- 本发明公开了一种平方运算电路,包括高位部分积求和模块、低位部分积求和模块、脉冲信号发生器、复位信号发生器及平方信号输出模块,脉冲信号发生器的输出端分别与高位部分积求和模块的脉冲信号输入端及低位部分积求和模块的脉冲信号输入端相连接,复位信号发生器的输出端分别与高位部分积求和模块的复位输入端及低位部分积求和模块的复位输入端相连接,高位部分积求和模块的进位数输入端与低位部分积求和模块的进位数输出端相连接,高位部分积求和模块中移位寄存器的Q端及低位部分积求和模块中移位寄存器的Q端依次与平方信号输出模块相连接。本发明可以有效的降低平方运算的时间。
- 一种GaAs HBT双边沿触发流水线累加器结构-200910091373.3
- 刘新宇;陈高鹏;吴旦昱;金智;武锦 - 中国科学院微电子研究所
- 2009-08-19 - 2011-03-30 - G06F7/501
- 本发明公开了一种GaAs HBT双边沿触发流水线累加器结构,该结构为一由N级1-bit全加器并行构成的流水线结构,N为大于2的自然数,每一级1-bit全加器完成累加运算之后向外部输出累加之和,并且向下一级1-bit全加器输出进位信号。利用本发明,在每个时钟周期内可以进行两次累加运算,从而实际上将累加器的速度提升为时钟频率两倍,大幅提升了累加器的速度。
- 专利分类