[实用新型]一种实现平稳切换的时钟切换电路

摘要

本实用新型公开了一种实现平稳切换的时钟切换电路，包括时钟信号CLK‑SEL、时钟信号CLK‑0、时钟信号CLK‑1、时钟信号CLK‑O、与门F1、与门F2、与门F3、与门F4、或门F5、与门F6、与门F7、与门F8、触发器T1、触发器T2、触发器T3和触发器T4。本实用新型的有益效果为：本实用新型提供了一种创新的实现平稳切换的时钟切换电路来实现从一个时钟切换到另一个不同相位不同频率时钟的平稳切换，从而杜绝时钟毛刺的产生，进而保证时钟切换的稳定性，进而提高整个逻辑系统的稳定性，进而达到平稳输出信号的要求。

主权项

1.一种实现平稳切换的时钟切换电路，其特征在于，包括时钟信号CLK‑SEL、时钟信号CLK‑0、时钟信号CLK‑1、时钟信号CLK‑O、与门F1、与门F2、与门F3、与门F4、或门F5、与门F6、与门F7、与门F8、触发器T1、触发器T2、触发器T3和触发器T4，其中，所述时钟信号CLK‑SEL分别与所述与门F1的输入端及所述与门F6的第二输入端连接，所述与门F1的输出端与所述与门F2的第一输入端连接，所述与门F2的第二输入端与所述触发器T4的输出端QN4连接，所述与门F2的输出端与所述触发器T1的输入端D1连接，所述时钟信号CLK‑0分别与所述触发器T1的输入端CLK1、所述与门F3的输入端及所述与门F4的第二输入端连接，所述触发器T1的输出端Q1与所述触发器T2的输入端D2连接，所述与门F3的输出端与所述触发器T2的输入端CLK2连接，所述触发器T2的输出端Q2与所述与门F4的第一输入端连接，所述触发器T2的输出端QN2与所述与门F6的第一输入端连接，所述与门F4的输出端与所述或门F5的第一输入端连接，所述或门F5的输出端与所述时钟信号CLK‑O连接，所述与门F6的输出端与所述触发器T3的输入端D3连接，所述时钟信号CLK‑1分别与所述触发器T3的输入端CLK3、所述与门F7的输入端及所述与门F8的第二输入端连接，所述触发器T3的输出端Q3与所述触发器T4的输入端D4连接，所述与门F7的输出端与所述触发器T4的输入端CLK4连接，所述触发器T4的输出端Q4与所述与门F8的第一输入端连接，所述与门F8的输出端与所述或门F5的第二输入端连接。