[发明专利]用于将多组紧缩字节相乘、求和以及累加的装置和方法在审
| 申请号： | 201811389918.4 | 申请日： | 2018-11-21 |
| 公开（公告）号： | CN109947471A | 公开（公告）日： | 2019-06-28 |
| 发明（设计）人： | E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;J·考博尔;V·马杜里 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06F7/50 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 李炜;黄嵩泉 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本申请提供了用于将多组紧缩字节相乘、求和以及累加的装置和方法。一种用于执行对紧缩字节的乘法、加法、取反、符号扩展和累加的装置和方法。例如，处理器的一个实施例包括：解码器，用于对指令解码以生成经解码的指令，该指令包括操作码和多个操作数，该多个操作数标识多个紧缩数据源寄存器和紧缩数据目的地寄存器；第一源寄存器，用于存储第一多个紧缩有符号字节；第二源寄存器，用于存储第二多个紧缩有符号字节；执行电路，用于执行经解码的指令，该执行电路包括：乘法器电路，用于将来自第一源寄存器的每个紧缩有符号字节与来自第二源寄存器的对应的紧缩有符号字节相乘以生成多个临时乘积；加法器电路，用于将多组临时乘积相加以生成多个临时和；取反和扩展电路，用于对临时和中的每个临时和取反，并将每个临时和扩展至双字和；以及累加电路，用于将双字和中的每个双字和加到来自第三源寄存器的双字以生成最终的双字结果；以及紧缩数据目的地寄存器，用于将最终的双字结果存储在所指定的数据元素位置中。 | ||
| 搜索关键词： | 紧缩 源寄存器 相乘 寄存器 累加 取反 解码 指令 求和 电路 存储 数据元素位置 操作数标识 乘法器电路 加法器电路 解码器 符号扩展 结果存储 扩展电路 累加电路 指令解码 操作码 操作数 数据源 乘法 处理器 加法 申请 | ||
【主权项】：
1.一种处理器，包括：解码器，用于对指令解码以生成经解码的指令，所述指令包括操作码和多个操作数，所述多个操作数标识多个紧缩数据源寄存器和紧缩数据目的地寄存器；第一源寄存器，用于存储第一多个紧缩有符号字节；第二源寄存器，用于存储第二多个紧缩有符号字节；执行电路，用于执行经解码的指令，所述执行电路包括：乘法器电路，用于将来自所述第一源寄存器的每个紧缩有符号字节与来自所述第二源寄存器的对应的紧缩有符号字节相乘，以生成多个临时乘积；加法器电路，用于将多组的临时乘积相加以生成多个临时和；取反和扩展电路，用于对临时和中的每个临时和取反，并将每个临时和扩展至双字和；以及累加电路，用于将双字和中的每个双字和加到来自第三源寄存器的双字以生成最终的双字结果；以及紧缩数据目的地寄存器，用于将所述最终的双字结果存储在所指定的数据元素位置中。
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