[发明专利]一种上电控制电路

摘要

本发明公开了一种上电控制电路。一种上电控制电路包括第一电阻、第一PMOS管、第二PMOS管、第一NPN管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第六PMOS管、第七PMOS管、第二电阻、第八PMOS管、第二NMOS管、第九PMOS管、第三NMOS管、第十PMOS管、第四NMOS管和第一比较器。利用本发明提供的上电控制电路可以很好地控制集成电路在上电过程中的复位，提高集成电路的功能准确性。

主权项

1.一种上电控制电路，其特征在于：包括第一电阻、第一PMOS管、第二PMOS管、第一NPN管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第六PMOS管、第七PMOS管、第二电阻、第八PMOS管、第二NMOS管、第九PMOS管、第三NMOS管、第十PMOS管、第四NMOS管和第一比较器；所述第一电阻的一端接所述第一PMOS管的栅极和漏极和所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第六PMOS管和所述第九PMOS管的栅极和所述第十PMOS管的栅极，另一端接地；所述第一PMOS管的栅极和漏极接在一起再接所述第一电阻的一端和所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第六PMOS管和所述第九PMOS管的栅极和所述第十PMOS管的栅极，源极接电源电压VCC；所述第二PMOS管的栅极接所述第一电阻的一端和所述第一PMOS管的栅极和漏极和所述第三PMOS管的栅极和所述第六PMOS管和所述第九PMOS管的栅极和所述第十PMOS管的栅极，漏极接所述第一NPN管的基极和集电极和所述第五PMOS管的栅极，源极接电源电压VCC；所述第一NPN管的基极和集电极接在一起再接所述第二PMOS管的漏极和所述第五PMOS管的栅极，发射极接地；所述第三PMOS管的栅极接所述第一电阻的一端和所述第一PMOS管的栅极和漏极和所述第二PMOS管的栅极和所述第六PMOS管和所述第九PMOS管的栅极和所述第十PMOS管的栅极，漏极接所述第四PMOS管的源极，源极接电源电压VCC；所述第四PMOS管的栅极接所述第十PMOS管的漏极和所述第四NMOS管的漏极和所述第一比较器的负输入端，漏极接所述第二电阻的一端和所述第五PMOS管的源极，源极接所述第三PMOS管的漏极；所述第五PMOS管的栅极接所述第二PMOS管的漏极和所述第一NPN管的基极和集电极，漏极接所述第一NMOS管的栅极和漏极和所述第二NMOS管的栅极，源极接所述第四PMOS管的漏极和所述第二电阻的一端；所述第一NMOS管的栅极和漏极接在一起再接所述第五PMOS管的漏极和所述第二NMOS管的栅极，源极接地；所述第六PMOS管的栅极接所述第一电阻的一端和所述第一PMOS管的栅极和漏极和所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第九PMOS管的栅极和所述第十PMOS管的栅极，漏极接所述第七PMOS管的源极，源极接电源电压VCC；所述第七PMOS管的栅极接所述第九PMOS管的漏极和所述第三NMOS管的漏极和所述第四NMOS管的栅极和所述第一比较器的正输入端，漏极接所述第二电阻的一端和所述第八PMOS管的源极，源极接所述第六PMOS管的漏极；所述第二电阻的一端接所述第四PMOS管的漏极和所述第五PMOS管的源极，另一端接所述第七PMOS管的漏极和所述第八PMOS管的源极；所述第八PMOS管的栅极接输入端SD，漏极接所述第二NMOS管的漏极和所述第三NMOS管的栅极，源极接所述第二电阻的一端和所述第七PMOS管的漏极；所述第二NMOS管的栅极接所述第五PMOS管的漏极和所述第一NMOS管的栅极和漏极，漏极接所述第八PMOS管的漏极和所述第三NMOS管的栅极，源极接地；所述第九PMOS管的栅极接所述第一电阻的一端和所述第一PMOS管的栅极和漏极和所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第六PMOS管和所述第十PMOS管的栅极，漏极接所述第七PMOS管的栅极和所述第三NMOS管的漏极和所述第四NMOS管的栅极和所述第一比较器的正输入端，源极接电源电压VCC；所述第三NMOS管的栅极接所述第八PMOS管的漏极和所述第二NMOS管的漏极，漏极接所述第七PMOS管的栅极和所述第九PMOS管的漏极和所述第四NMOS管的栅极和所述第一比较器的正输入端，源极接地；所述第十PMOS管的栅极接所述第一电阻的一端和所述第一PMOS管的栅极和漏极和所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第六PMOS管和所述第九PMOS管的栅极，漏极接所述第四PMOS管的栅极和所述第四NMOS管的漏极和所述第一比较器的负输入端，源极接电源电压VCC；所述第四NMOS管的栅极接所述第七PMOS管的栅极和所述第九PMOS管的漏极和所述第三NMOS管的漏极和所述第一比较器的正输入端，漏极接所述第四PMOS管的栅极和所述第十PMOS管的漏极和所述第一比较器的负输入端，源极接地；所述第一比较器的正输入端接所述第七PMOS管的栅极和所述第九PMO管的漏极和所述第三NMOS管的漏极和所述第四NMOS管的栅极，负输入端接所述第四PMOS管的栅极和所述第十PMOS管的漏极和所述第四NMOS管的漏极，输出端为关机电路的输出端SHUTDOWN。