[发明专利]一种占空比校准电路在审
| 申请号： | 201811069756.6 | 申请日： | 2018-09-13 |
| 公开（公告）号： | CN108832915A | 公开（公告）日： | 2018-11-16 |
| 发明（设计）人： | 何杰;杨诗洋;王颀;宋大植;詹姆士·金 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H03K5/156 | 分类号： | H03K5/156;H03K5/00 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 王宝筠 |
| 地址： | 430074 湖北省武汉市东湖*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。 | ||
| 搜索关键词： | 延迟线 校准信号 延时单元 下降沿 延迟 占空比校准电路 状态检测信号 下降沿检测 插值模块 延时信号 串联 占空比校准 频率信号 校准 功耗 减小 相等 电路 占用 检测 | ||
【主权项】：
1.一种占空比校准电路，其特征在于，包括：延迟线、下降沿检测模块和相位插值模块；所述延迟线串联有多个子延迟线，每个所述子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间，每个子延迟线的总延迟时间根据待校准信号的工作频率确定；所述延迟线用于对所述待校准信号进行延时；所述下降沿检测模块，用于根据所述待校准信号的频率从所述延迟线上获得所述待校准信号的多个延时信号，并根据所述待校准信号和每个所述延时信号检测所述待校准信号的下降沿，得到下降沿状态检测信号；所述相位插值模块，用于根据所述待校准信号和所述下降沿状态检测信号，获得校准后的信号。
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