[发明专利]一种基于混合便签式存储器的感知写频率数据分配方法在审
| 申请号： | 201811001058.2 | 申请日： | 2018-08-30 |
| 公开（公告）号： | CN109521949A | 公开（公告）日： | 2019-03-26 |
| 发明（设计）人： | 不公告发明人 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | G06F3/06 | 分类号： | G06F3/06 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610054 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提供了一种基于混合SRAM和NVM便签式存储器的存储架构，并提供了基于所述存储架构的数据分配方法，目的是减少NVM上的写操作数量，延长NVM寿命。所述方法包括：在系统架构上，由SRAM和NVM组成便签式存储器，实现混合片上存储器；在程序执行过程中，计算写操作频率和写阈值，当写操作频率小于写阈值时，则认为此数据的写频率较低，应存放在NVM中；当写操作频率大于写阈值时，则认为此数据的写频率较高，应存放在SRAM中。在存放时，若NVM已满，则将当前数据与NVM中写操作次数最多的数据进行比较，选择写操作频率低的存入NVM，写操作频率高的存入SRAM，若SRAM也已满，则存入DRAM。 | ||
| 搜索关键词： | 写操作 存储器 便签 存储架构 阈值时 程序执行过程 片上存储器 频率数据 数据分配 系统架构 感知 分配 | ||
【主权项】：
1.一种基于静态随机存取存储器SRAM和非易失性存储器NVM混合便签式存储器的感知写频率数据变量分配方法，其特征在于包括一个存储体系结构：基于SRAM和NVM的混合片上存储器和基于DRAM的片外主存，并在此体系结构的基础上实现了一个感知写频率的数据变量分配方法，其目的在于减少NVM的写次数，延长NVM的寿命，其动态体现在随着程序的执行，数据变量根据发明方法自动在SRAM和NVM之间迁移。
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