[发明专利]一种降低ESD保护器件触发电压的方法

摘要

本发明公开了一种降低ESD保护器件触发电压的方法，适用于集成电路中ESD防护器件的特性改进，其中所述ESD保护器件包括并联排列的多个NMOS管，所述多个NMOS管的漏极通过金属连线接到I/O端口或电源端口，多个NMOS管的栅极、源极和衬底共同接到地电位。其特征为：在所述的ESD保护器件中，NMOS管的漏极去掉了LDD注入(Light Dope Drain，低掺杂漏区)。在I/O端口或电源端口出现正ESD脉冲时，因为漏区去掉了LDD注入，漏区寄生二极管的击穿电压降低，降低了ESD保护器件的触发电压，使得并联排列的多个MOS管同时导通放电，并且低于被保护器件的失效电压，能够更好的保护内部电路，集成电路的ESD保护能力得到提高。

主权项

1.一种降低ESD保护器件触发电压的方法，适用于集成电路中静电放电(ESD)防护器件的设计，其特征在于：该ESD保护器件为位于P阱中的并联排列的多个NMOS管，所述多个NMOS的漏极接到I/O端口或电源端口，栅极、源极和衬底共同接到地电位，在所述的ESD保护器件中，NMOS管的漏极被LDD阻挡层盖住，没有LDD注入；在I/O端口或电源端口出现正ESD脉冲时，漏极寄生二极管被击穿，因为没有LDD注入，击穿电压降低，降低了寄生NPN的触发电压，使得并联排列的多个NMOS管可以同时导通放电，提高了ESD保护电路的性能；在I/O端口或电源端口出现负ESD脉冲时，NMOS漏极和P阱寄生二极管开启，起到保护作用。