[发明专利]用于降低三维NOR存储器阵列中的干扰的交错的字线架构

摘要

一种交错的存储器单元架构，其在共用位线的相对侧上的交错存储器单元以维持存储器单元密度，同时增大这样的存储器单元之间的距离，由此降低干扰的可能性。在一个实施方式中，沿着共用的位线的第一侧的存储器单元连接到提供在存储器结构之下的全局字线的集合，且共用的位线的另一侧上的存储器单元——其相对于第一侧上的存储器单元交错——连接到存储器结构上方的全局字线。

主权项

1.一种存储器结构，包括：半导体基板，所述半导体基板具有平坦表面；存储器单元的阵列，所述存储器单元的阵列共用公共位线，所述公共位线沿着实质上平行于所述半导体基板的平坦表面的第一方向延伸，其中所述存储器单元的第一组提供在所述公共位线的第一侧上，并且其中所述存储器单元的第二组提供在所述公共位线的与所述第一侧相对的第二侧上，并且其中每个存储器单元包括储存层；第一多个导体，所述第一多个导体提供在所述半导体基板上方且在所述存储器单元的阵列下方，所述第一多个导体中的每个导体沿着第二方向延伸，所述第二方向平行于所述平坦表面并且实质上垂直于所述第一方向，其中所述第一多个导体中的导体彼此分开第一距离；第二多个导体，所述第二多个导体提供在所述存储器单元的阵列上方，所述第二多个导体中的每个导体沿着所述第二方向延伸，其中所述第二多个导体中的导体彼此分开所述第一距离，并且其中所述第二多个导体沿着所述第一方向从所述导体的第一集合偏移所述第一距离的实质上一半；导体的第三集合，所述导体的第三集合各自沿着第三方向延伸，所述第三方向实质上垂直于所述平坦表面，其中所述第三多个导体的第一组各自接触所述第一多个导体中的导体，并且其中所述第三多个导体的第二组各自接触所述第二多个导体中的导体，其中所述第三多个导体的第一组和第二组中的每个导体提供为与所述存储器单元的第一组或第二组中的存储器单元的储存层接触，充当所述存储器单元的栅电极。