[发明专利]基于应用的动态异构多核系统和方法在审
| 申请号： | 201810952015.6 | 申请日： | 2016-08-12 |
| 公开（公告）号： | CN109086241A | 公开（公告）日： | 2018-12-25 |
| 发明（设计）人： | C·H·泰赫;K·C·Y·塔恩 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | G06F15/17 | 分类号： | G06F15/17;G06F9/48;G06F9/50 |
| 代理公司： | 北京纪凯知识产权代理有限公司 11245 | 代理人： | 徐东升 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本申请涉及基于应用的动态异构多核系统和方法。一种用于基于多个应用需要动态地配置多个处理器的方法，该方法包括从应用接收包括要被加速的任务的加速请求消息。该方法进一步包括确定该任务的类型并且搜索可用加速器数据库以基于该任务的该类型动态地选择第一加速器。该方法进一步包括将该加速请求消息发送至位于可配置处理电路处的第一加速接口。该第一加速接口将该加速请求消息发送至第一加速器，并且该第一加速器一旦接收到该加速请求消息就加速该任务。 | ||
| 搜索关键词： | 加速器 请求消息发送 异构多核系统 请求消息 应用 处理电路 应用接收 可配置 处理器 可用 搜索 数据库 配置 申请 | ||
【主权项】：
1.一种用于在多个现场可编程门阵列上操作一组加速器的处理电路，其中所述处理电路被配置为：启用从加速器数据库中选择所述一组加速器以加速任务，其中所述加速器数据库包括所述一组加速器；重新配置所述多个现场可编程门阵列以包括所述一组加速器；以及向所述一组加速器发送加速请求，其中所述一组加速器被配置为加速所述任务。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于阿尔特拉公司，未经阿尔特拉公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810952015.6/，转载请声明来源钻瓜专利网。
- 上一篇：一种空间载荷遥控数据的注入系统及方法
- 下一篇：一种通信系统及方法
- 同类专利
- 一种基于高速信号切换芯片的数据传输方法、装置及介质-201910555893.9
- 吕孟桓 - 苏州浪潮智能科技有限公司
- 2019-06-25 - 2019-10-29 - G06F15/17
- 本申请公开了一种基于高速信号切换芯片的数据传输方法、装置及介质，包括：获取预先与目标高速信号切换芯片设置有物理连接关系的第一高速信号切换芯片的第一芯片接口、第一CPU的第一CPU接口、第二高速信号切换芯片的第二芯片接口和第二CPU的第二CPU接口；按照预设通信规则在目标高速信号切换芯片中设置第一芯片接口、第一CPU接口与第二芯片接口、第二CPU接口的通信连接关系，得到多条传输路径；当存在待传输数据时，从多条传输路径中选取目标传输路径传输待传输数据，增加了第一处理端中第一高速信号切换芯片和第二处理端中的第二高速信号切换芯片的传输路径，从而能够提高不同处理端中GPU之间的数据传输效率。
- 基于Retimer的通用计算模块与异构计算模块的适配装置及方法-201910559807.1
- 戴金锐;孔祥涛 - 苏州浪潮智能科技有限公司
- 2019-06-26 - 2019-10-25 - G06F15/17
- 本发明实施例公开了基于Retimer的通用计算模块与异构计算模块的适配装置及方法，包括互联的通用计算模块和异构计算模块，所述通用计算模块包括与通用计算节点连接的Retimer，所述Retimer通过选通单元连接若干配置文件存储单元，所述通用计算模块还包括第一控制单元，所述第一控制单元用于识别异构计算模块的异构拓扑，并根据所述异构拓扑控制所述选通单元选择与Retimer连接的配置文件存储单元。本发明为Retimer同时设置多个配置文件，通过第一控制单元识别当前异构计算模块的异构拓扑，选通与当前拓扑相适应的Retimer配置文件，在不需要拆卸机箱的情况下，实现通用计算模块与异构计算模块的快速适配。
- 一种SoC系统-201920122629.1
- 周清睿;王海力 - 京微齐力(北京)科技有限公司
- 2019-01-24 - 2019-08-13 - G06F15/17
- 本实用新型实施例提供了一种SoC系统，其中所述系统包括现场可编程逻辑门阵列FPGA和非挥发性存储器NVM，NVM为FPGA存储配置信息，还包括：微控制单元MCU；高级高性能总线AHB，用于将MCU和FPGA与NVM相连接；配置控制模块CCB，与AHB连接，用于通过AHB读取NVM中MCU的配置数据或FPGA的配置数据，然后通过AHB发送给MCU或FPGA；其中，NVM中还存储有MCU的配置数据。本实用新型为了解决现有技术中为FPGA存储配置数据的NVM内存较大，本申请通过AHB将NVM与FPGA、MCU和CCB相连接，使得NVM不仅可以存储FPGA和MCU的配置信息，还可以存储FPGA和MCU进行读/写操作的数据。这样充分利用NVM的空闲存储内存，提高了系统的性能和功能，同时无需额外增加存储空间，减小芯片面积。
- 一种适用于RISC-V架构的协处理器接口-201910363295.1
- 周在新 - 芯来智融半导体科技(上海)有限公司
- 2019-04-30 - 2019-08-02 - G06F15/17
- 本发明公开一种适用于RISC‑V架构的协处理器接口，包括：请求通道、反馈通道、存储器请求通道和存储器反馈通道，其中：所述请求通道，主要用于供主处理器在执行阶段将指令信息和源操作数派发给协处理器；所述反馈通道，主要用于供协处理器反馈主处理器告知其已经完成了该指令，并将结果写回主处理器；所述存储器请求通道，主要用于供协处理器向主处理器发起存储器读写请求；所述存储器反馈通道，主要用于供主处理器向协处理器返回存储器读写结果。本发明将通过协处理器接口让协处理器与处理器内核直接进行交互，达到协处理器与处理器内核耦合。
- 用于只写处理器间复位同步的方法和装置-201510856563.5
- M·伯格;K·W·李;M·卡塔瑞阿 - 英特尔公司
- 2015-11-30 - 2019-06-28 - G06F15/17
- 本文中公开用于执行只写处理器间复位同步的方法和装置。在一个实施例中，处理单元包括：通信单元，其用于将信息传送到第二处理单元；存储器，其用于存储复位同步信息和消息信息；以及处理逻辑，其用于基于在存储器被置位的位来指示执行在该处理逻辑自身与第二处理单元之间的只写复位同步。
- 一种虚拟单片机系统-201910230482.2
- 孙克正;辛红阳;乔玉;孙良晓;许靖;匡伟伟;于谨超;王琳;孟真;李磊 - 国网山东省电力公司青岛市即墨区供电公司
- 2019-03-26 - 2019-06-14 - G06F15/17
- 本发明提出了一种虚拟单片机系统，包括若干组信号输入输出模块，信号输入输出模块直接与高速通信单元相连，信号输入输出模块输入的数据经过本地数据存储后与高速通信单元相连，高速通信单元将数据经过数据双向动态加密模块加密后经过高速串/并转后后分别经过数据高速缓存及输出量动态快速调度模块后输入动态高速计算AI处理中心。本发明的一种虚拟单片机系统，将复杂的数据计算处理与存储放在云端进行，代替常规系统的CPU电路单元；云端根据对采集到的数据进行基于大数据、深度学习的人工智能快速计算，将计算处理结果传输到控制现场，由现场的输出电路执行云端的计算结果。
- 一种图形硬件加速结构及其方法-201910019789.8
- 周思远;周春云;朱洪斌;花雪祥;董佳城;沈燕文;李栋栋;赵天仁 - 扬州万方电子技术有限责任公司
- 2019-01-09 - 2019-05-07 - G06F15/17
- 本发明公开了一种图形硬件加速结构及其方法，属于计算机技术领域。它包括主存、CPU模块和GPU模块，还包括显存和DMA模块，所述的CPU模块、主存、DMA模块、显存和GPU模块依次互相连接；还包括图形加速方法，步骤为：A、CPU模块读取显存数据；B、显存数据放入到CPU模块的Cache高速缓冲区；C、判断Cache高速缓冲区是否满载；D、是，将显存数据写入主存中，否，重复步骤A‑C。它可以解决系统本身内存占用问题，且进一步提高了可视化显示的速度和效果。
- 一种CPU与FPGA交互确认的方法和装置-201811588907.9
- 项东阳 - 杭州迪普科技股份有限公司
- 2018-12-25 - 2019-05-03 - G06F15/17
- 本申请供一种CPU与FPGA交互确认的方法，所述方法包括：FPGA向CPU申请能够进行DMA(Direct Memory Access，直接内存存取)操作的内存，将所述内存的物理地址通知FPGA；CPU清空所述内存，向FPGA写入用于数据管理的结构信息；FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，本申请通过更加可靠的内存访问，提高了系统的稳定性和可靠性，还减少了CPU与FPGA之间的数据交互，通过访问内存的方式，缩短了状态确认的时间，提高了CPU的效率。
- 一种双机通信结构-201821789404.3
- 刘继文 - 上海庆科信息技术有限公司
- 2018-10-31 - 2019-05-03 - G06F15/17
- 本申请公开了一种双机通信结构，包括：用于向从机发送事件读取请求的主机；通过数据线与所述主机相连，用于向所述主机发送事件响应结果的所述从机；所述主机和所述从机之间设置有用于向所述主机发送所述从机中存在待读取事件的通知信息的事件通知线。本申请提供的双机通信结构在原有通信架构的基础上，在主机和从机之间增加一条事件通知线，当从机存在待读取事件需要通知主机时，可通过对事件通知线的处理到达及时通知主机的目的，主机可向从机发送事件读取请求。由此可见，本申请提供的双机通信结构主机只负责问询，而从机只负责响应，提高了双机之间的通信效率，简化了通信逻辑。
- 一种基于SiP的高集成高性能数字信号处理器及其封装结构-201811487484.1
- 曹春雨;宋常亮;韩健健;杨兵 - 贵州航天电子科技有限公司
- 2018-12-06 - 2019-04-26 - G06F15/17
- 本发明提供的一种基于SiP的高集成高性能数字信号处理器及其封装结构；包括FPGA芯片、DSP处理器，所述FPGA芯片和DSP处理器之间通过SRIO接口连接；本发明利用SiP技术集成了FPGA、DSP、DDR3等主要器件，降低了处理器体积，降低了系统的功耗和电路设计难度。采用正反双腔陶瓷外壳的封装形式，其上腔分布有1片DSP、1片FPGA和4片DDR3器件，封装基于芯片凸点的倒装封装设计，且具有较好的高速信号传输速率和散热特性。
- 一种芯片系统通信方法及其芯片通信系统-201811342283.2
- 陈派林;张有发 - 珠海慧联科技有限公司
- 2018-11-12 - 2019-04-23 - G06F15/17
- 本发明公开了一种芯片系统通信方法及其芯片通信系统，第一芯片系统和第二芯片系统通过DMA通道进行数据的读取或者写入，可以独立进行数据的处理，无须芯片CPU进行软件干预，提高数据的处理速度，从而提高芯片系统之间的通信效率；另外，第一芯片系统和第二芯片系统之间仅仅通过时钟传输通道和数据传输通道进行数据传输，仅须两个引脚即可实现，有效降低了引脚的占用数量，增大了芯片系统的设计空间。
- 一种计算机系统-201610561385.8
- 王虹莉;王磊 - 浪潮（北京）电子信息产业有限公司
- 2016-07-15 - 2019-04-23 - G06F15/17
- 本发明公开了一种计算机系统架构，该系统架构中信息处理模块包括两颗信息处理单元，各信息处理单元均通过一条100Gb/s带宽的通道与光传输模块连接；光传输模块用于接收各信息处理单元传输的光信号；基础控制模块根据第一信息处理单元的控制信息控制对应的连接设备；管理单元和基础控制单元连接，用于监控计算机系统架构中的各模块设备的运行状态；存控模组将第一信息处理单元的控制信息转化为物理磁盘所需的命令指令，并直接对物理磁盘上的数据进行读取和写入；第二信息处理单元对物理磁盘上的数据进行对应处理。可以将光传输技术和传统的计算机系统架构进行融合，提高传统的计算机系统的信息处理效率。
- 一种弹载VPX处理机管理方法及系统-201811367188.8
- 李芬芬;侍伟伟;黄龙;胡哲;靳永亮;韩建莉;石稳;李姣;桂阳 - 湖北航天技术研究院总体设计所
- 2018-11-16 - 2019-04-12 - G06F15/17
- 本发明公开了一种弹载VPX处理机管理方法及系统，涉及处理机管理技术领域，包括在VPX处理机内的交换接口控制中心设置主共性支撑模块SOC，在VPX处理机内的其他板卡分别设置从SOC；主SOC接收来自测试设备的管理信息，将管理信息发送至需要管理的板卡内的从SOC；需要管理的板卡执行管理信息后，返回管理数据给主SOC；主SOC将管理数据反馈给测试设备。本发明的弹载VPX处理机管理方法，能够对VPX处理机的工作状态进行管控和查询，快速发现异常和故障，并进行精确地定位，便于维护人员对VPX处理机的异常和故障快速反应，实现系统的高可靠性，具有很高的经济效益和实用性。
- 一种基于微服务器架构的服务器管理方法、装置、服务器-201811467775.4
- 朱炎;余隽;王成巍;王珊 - 群蜂信息技术（上海）有限公司
- 2018-12-03 - 2019-03-29 - G06F15/17
- 本发明实施例公开了一种基于微服务器架构的服务器管理方法、装置、服务器及存储介质。所述服务器管理方法包括：基板管理控制器从多个微服务器中确定至少一个待管理微服务器；所述基板管理控制器、多个微服务器属于同一服务器；基板管理控制器通过预设链路向所述待管理微服务器发送管理指令或查询指令；其中，所述管理指令用于管理所述待管理微服务器，所述查询指令用于查询所述待管理微服务器的状态。通过本发明实施例提供的方案，可以使用一个基板管理控制器对同一服务器内的多个微服务器进行管理，而无需每个微服务器配置一个基板管理管理器，从而降低了微服务器管理的复杂性和成本。
- 一种基于连接器过孔设计的八路服务器-201610077601.1
- 王素华 - 浪潮（北京）电子信息产业有限公司
- 2016-02-03 - 2019-03-15 - G06F15/17
- 本申请公开了一种基于连接器过孔设计的八路服务器，包括四块计算板；上述四块计算板中的每一块计算板上均设有两个CPU，并且，上述四块计算板中的两块计算板位于八路服务器的背板的一侧，四块计算板中的两块计算板位于背板的另一侧；背板的一侧还设有第一背板连接器，另一侧设有第二背板连接器，第一背板连接器与第二背板连接器共用位于背板上的同一连接器孔位。本申请中的四块计算板均匀分布于背板的两侧，并且一侧上的背板连接器与另一侧上的背板连接器共用背板上的同一连接器孔位，这样能够使得背板上的互联总线距离减少了一个计算板的纵向距离，从而减少了互联总线的物理长度，改善了信号的完整性，有利于服务器进行有效的信号传输。
- 一种大容量固态存储刀片-201811321065.0
- 李鑫;罗雪;安鹏 - 西安微电子技术研究所
- 2018-11-07 - 2019-03-08 - G06F15/17
- 本发明提供一种大容量固态存储刀片，包括CPU模块、存储模块、接口模块和电源模块；CPU处理模块用于提供数据存储、带宽接口资源和计算功能，包括两个处理器，两个处理器通过非透明桥的方式连接；存储模块用于存储数据；接口模块用于提供对外接口；电源模块为各功能模块提供电源。本发明中的CPU模块，采用基于非透明桥方法的双处理器桥接形式，能够有效提高处理器计算能力；以两个处理器为核心，为整个刀片提供大容量数据存储、丰富的带宽接口资源和强大的计算能力；两个处理器通过非透明桥的方式连接，相比于单个处理器，性能大幅提升，适用于雷达、信息处理领域。
- 基于FPGA的多MCU读写NANDFlash的实现方法-201610272689.2
- 陶涛;杜志国;刘星;梅雪松;马星星 - 西安交通大学
- 2016-04-27 - 2019-02-05 - G06F15/17
- 本发明提供一种基于FPGA的多MCU读写NANDFlash的实现方法，利用FPGA强大的逻辑运算和方便的时序电路设计能力，巧妙地设计控制开关Act_n(n≤16)寄存器型变量作为MCU_n(n≤16)选通NANDFlash的开关，Act_n只有高低电平两种状态，彼此互锁，同一时刻只能有一个控制开关为高电平状态，保证同一时刻只有一个MCU读写NANDFlash；利用FPGA作为中间桥梁，不仅简化了硬件电路结构，降低了成本，也解决了越来越多的电子设备以及工业领域中多MCU访问存储设备冲突的问题；同时FPGA又能方便地进行时序电路的设计，使得多MCU读写NANDFlash的控制程序具有广泛的移植性，大大简化了编程的难度。
- 一种处理器接口装置以及处理器数据处理方法-201710612095.6
- 尚敬;梅文庆;邱岳烽;李淼;陈安平;刘勇;郭赞;杨烁;杨胜 - 中车株洲电力机车研究所有限公司
- 2017-07-25 - 2019-02-01 - G06F15/17
- 本发明公开了一种处理器接口装置以及处理器数据处理方法。装置包括：操作独立缓冲区，其包含下发数据缓冲区以及上传数据缓冲区；下发数据读取控制单元，其配置为将所述下发数据缓冲区的数据读出并生成下发数据流；上传数据读取控制单元，其配置为在收到上传数据流后将流操作转换为对所述上传数据缓冲区的连续地址操作，从而将数据映射到所述上传数据缓冲区；接口驱动单元，其包含用于接入处理器总线的接口，配置为将与处理器数据总线的数据交互操作转换为独立的读操作与写操作以读取所述上传数据缓冲区以及向所述下发数据缓冲区写入数据。根据本发明的方法，可以在进行处理器间数据相互访问时简化数据访问流程，降低数据访问的复杂程度。
- 一种具有多种通信方式的USB供电粮情检测主机-201821223844.2
- 朱鹏飞;王志民;刘文敬 - 郑州源创智控有限公司
- 2018-08-01 - 2019-01-08 - G06F15/17
- 本实用新型涉及一种具有多种通信方式的USB供电粮情检测主机，技术方案是，包括分机壳体和装在壳体内的电路板，电路板上装有控制电路，所述的控制电路包括:USB供电模块、CPU处理单元、串口通信模块、信号指示模块、主从机通信模块、所述CPU处理单元分别与USB供电模块、串口通信模块、信号指示模块和主从机通信模块相连；本实用新型供电方式简单、通信方式简单、操作简单、适应能力强、经济实用。
- 大数据运算加速系统和芯片-201820918570.2
- 桂文明;杨英;吴旭峰;杨存永 - 北京比特大陆科技有限公司
- 2018-06-13 - 2018-12-28 - G06F15/17
- 本实用新型提供一种大数据运算加速系统以及芯片，通过在芯片中设置多个内核core，每个内核core执行运算和存储控制功能，并且在芯片外部给每个内核core连接至少一个存储单元。采用本实用新型的技术方案，使得每个内核通过读取自己连接的存储单元和其他内核连接的存储单元，达到每个内核可以具有大容量内存的技术效果，减少了数据从外部存储空间中搬入或者搬出内存的次数，加快了数据的处理速度；同时，由于多个内核可以分别独立运算或者协同运算，这样也加快了数据的处理速度。
- 基于应用的动态异构多核系统和方法-201810952015.6
- C·H·泰赫;K·C·Y·塔恩 - 阿尔特拉公司
- 2016-08-12 - 2018-12-25 - G06F15/17
- 本申请涉及基于应用的动态异构多核系统和方法。一种用于基于多个应用需要动态地配置多个处理器的方法，该方法包括从应用接收包括要被加速的任务的加速请求消息。该方法进一步包括确定该任务的类型并且搜索可用加速器数据库以基于该任务的该类型动态地选择第一加速器。该方法进一步包括将该加速请求消息发送至位于可配置处理电路处的第一加速接口。该第一加速接口将该加速请求消息发送至第一加速器，并且该第一加速器一旦接收到该加速请求消息就加速该任务。
- 一种基于Xilinx XCVU37P芯片的FPGA加速卡-201810861508.9
- 张莉 - 郑州云海信息技术有限公司
- 2018-08-01 - 2018-12-21 - G06F15/17
- 本发明提供了一种FPGA加速卡，包括：Xilinx XCVU37P芯片，该芯片内置HBM；以及外接于Xilinx XCVU37P芯片的外部高速存储器；其中来自CPU的数据通过PCIE传输到Xilinx XCVU37P芯片进行同步缓存与格式转换，并将数据存入HBM和外部高速存储器；然后数据再经PCIE传输回到CPU以进行后续处理。本发明的FPGA加速卡的存储器访问带宽不会受到器件I/O引脚数量的限制，也避免了大功耗的缓冲访问和一致性问题，减少了读写的延时，使得数据读写速度更快。
- 一种能够级联的运算装置-201820033191.5
- 吕益中 - 云仲储存（深圳）科技有限公司
- 2018-01-09 - 2018-12-14 - G06F15/17
- 本实用新型公开了一种能够级联的运算装置，包括由雷电3 Type C接口、雷电3芯片、PCI‑e交换芯片、以及带有PCI‑e插槽的显卡组成的运算装置，雷电3 Type C接口和雷电3芯片通过雷电3信号相连，雷电3芯片和PCI‑e交换芯片通过PCI‑e信号相连，PCI‑e插槽连接到PCI‑e交换芯片上，显卡插在PCI‑e插槽上。本实用新型具有可级联性和可热插拔性，能够用雷电3线缆将多台运算装置级联起来连接到一台主机上，同一台主机的多个雷电3接口能够级联多台运算装置,从而大大的减少了主机的数量，也极大的提高了信号传输的速度和系统的稳定性。
- 数据处理方法及装置-201710334303.0
- 钱诚;莫焕生;陈云霁 - 华为技术有限公司;中国科学院计算技术研究所
- 2017-05-12 - 2018-11-23 - G06F15/17
- 本申请提供一种数据处理方法及装置，该方法包括：第一通信单元向第二通信单元发送操作命令。该操作命令包括：至少一个字段。第一通信单元接收第二通信单元根据操作命令向第一通信单元发送的反馈命令；该反馈命令包括：至少一个字段中的每个字段对应的反馈信息。其中，按照所述反馈信息的发送顺序，第一个反馈信息至倒数第二个反馈信息中的至少一个反馈信息的开始发送时间早于所述操作命令的接收结束时间。一方面可以提高数据传输效率。另一方面可以缓解第一通信单元与第二通信单元之间的通道阻塞问题。
- 自适应服务控制器、片上系统和控制其的方法-201310346570.1
- 郑法澈;柳俊熙;李成贤 - 三星电子株式会社
- 2013-08-09 - 2018-11-13 - G06F15/17
- 一种片上系统（SOC）包括：从设备、多个主设备、互连设备和多个服务控制器。所述主设备产生要求来自所述从设备的服务的请求。所述互连设备通过各自通道耦合到所述从设备和所述主设备，并且所述互连设备对所述请求执行仲裁操作。所述服务控制器依据SOC的操作环境改变而自适应地控制来自所述主设备的请求流。
- 一种基于EIM总线的接口扩展设备-201820638800.X
- 王国栋;王乐井;何禹涛;汤建峰 - 深圳市华讯方舟雷达技术装备有限公司
- 2018-05-02 - 2018-11-09 - G06F15/17
- 本实用新型公开了一种基于EIM总线的接口扩展设备，UART模块的接口接入外部设备，输入设备数据，将设备数据放入接口的数据地址，并在状态寄存器配置外部设备的接口地址；ARM芯片读取接口地址，再通过EIM总线从接口的数据地址读取设备数据；ARM芯片根据设备数据，向参数配置地址配置接口的工作参数数据和接口类型数据；参数控制器读取工作参数数据从而对接口所在的UART模块配置接口的工作参数，并根据接口类型数据选择接口的接口类型。本实用新型的有益效果是，解决了现有技术可选用波特率少，串口类型功能单一的问题；无需外部再配置独立的接口扩展芯片，即可对接口参数进行配置，实现至少8路UART接口扩展功能并能灵活选择接口类型。
- 处理器级联方法和系统-201510891471.0
- 艾君锐;陈昶;吴鹏;黄思源 - 广东威创视讯科技股份有限公司
- 2015-12-04 - 2018-11-02 - G06F15/17
- 本发明公开了一种处理器级联方法和系统，所述方法包括：根据处理器级联要求配置处理器的级联模式和级联槽位数；利用处理器的DVI线、DVI接口的处理板和DVI接口的采集板，结合所述级联模式设置处理器的级联线缆、级联输出板和级联输入板；根据所述级联模式和级联槽位数，利用所述级联线缆、级联输出板和级联输入板进行处理器级联。本发明在没有专用级联板的情况下，利用系统中的DVI线、采集板及处理板槽位资源实现处理器级联，降低了开发成本，适合应用。
- 一种基于FPGA的两通道数据分类同步输出电路-201820418826.3
- 王鹏;张韩瑞;洪伟达 - 兰州大学
- 2018-03-27 - 2018-10-02 - G06F15/17
- 本实用新型公开了一种基于FPGA的两通道数据分类同步输出电路，包括数据接收模块、片上数据存储RAM模块、数据分类控制模块和数据输出模块，所述数据接收模块连接片上数据存储RAM模块和数据分类控制模块，数据分类控制模块中的锁相环输出的读写时钟提供片上数据存储RAM模块读写时钟和数据输出模块的读时钟，同时片上数据存储RAM模块输出数据端连接数据输出模块的输入。本实用新型的基于FPGA的两通道数据分类同步输出电路可以将任意的一组数据进行正序和倒序的奇偶排列并在两个通道同步输出。
- 具有多种通信方式的USB供电粮情检测主机-201810859488.1
- 朱鹏飞;王志民;刘文敬 - 郑州源创智控有限公司
- 2018-08-01 - 2018-09-21 - G06F15/17
- 本发明涉及具有多种通信方式的USB供电粮情检测主机，技术方案是，包括分机壳体和装在壳体内的电路板，电路板上装有控制电路，所述的控制电路包括:USB供电模块、CPU处理单元、串口通信模块、信号指示模块、主从机通信模块、所述CPU处理单元分别与USB供电模块、串口通信模块、信号指示模块和主从机通信模块相连；本发明供电方式简单、通信方式简单、操作简单、适应能力强、经济实用。
- 辅助运算装置及其应用-201710116405.5
- 徐恺 - 徐恺
- 2017-03-01 - 2018-09-14 - G06F15/17
- 一辅助运算装置及其应用，该装置供用于在宿主设备或移动设备上运行任何x86架构的作业系统，其中包括一壳体，一作为辅助作业系统的主系统以及一通讯系统。当所述宿主设备或所述移动设备置于所述壳体时，所述通讯系统将通讯协调所述主系统和所述宿主设备或所述移动设备，以达到通过所述辅助运算装置在所述宿主设备或所述移动设备执行辅助作业系统。
- 专利分类
