[发明专利]半导体器件及其制造方法有效
| 申请号： | 201810538418.6 | 申请日： | 2018-05-30 |
| 公开（公告）号： | CN108847423B | 公开（公告）日： | 2022-10-21 |
| 发明（设计）人： | 王猛;杜益成;喻慧 | 申请（专利权）人： | 矽力杰半导体技术(杭州)有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/336;H01L27/092;H01L21/8238 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 310012 浙江省杭州市*** | 国省代码： | 浙江;33 |
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| 摘要： | 本申请公开了一种半导体器件及其制造方法，该制造方法包括：在第一掺杂类型的衬底中形成具有与第一掺杂类型相反的第二掺杂类型的第一阱区，第一阱区围绕衬底的第一区域；在第一区域中形成具有第二掺杂类型的源区与漏区；以及在衬底中形成具有第二掺杂类型的埋层，埋层位于第一区域的下方，与第一阱区相连；其中，埋层与第一阱区共同包围第一区域。该半导体器件及其制造方法的有益效果是，可以省去制作结深较大的阱区的步骤，实现了LDMOS工艺与CMOS等其他工艺结合的目的，还可以同时提升器件的击穿电压BV和导通电阻Rdson的性能。 | ||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
【主权项】：
1.一种半导体器件的制造方法，包括：在第一掺杂类型的衬底中形成具有与第一掺杂类型相反的第二掺杂类型的第一阱区，所述第一阱区围绕所述衬底的第一区域；在所述第一区域中形成具有第二掺杂类型的源区与漏区；以及在所述衬底中形成具有第二掺杂类型的埋层，所述埋层位于所述第一区域的下方，与所述第一阱区相连；其中，所述埋层与所述第一阱区共同包围所述第一区域。
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