[发明专利]一种低硬件成本、高吞吐率的硬判决译码器架构

摘要

本发明涉及一种低硬件成本、高吞吐率的硬判决译码器架构，基于mCS‑RiBM硬判决译码器架构实现，改进之处包括下列几个方面：(1)采用并行结构来实现SC模块的功能；(2)译码过程的第二步是进行关键方程求解，将折叠技术引进基于mCS‑RiBM算法的KES模块，将相邻两个采用完全相同的更新方式的处理单元融合成一个折叠式处理单元，利用重定时技术将普通乘法器替换成流水线乘法器；(3)在完成关键方程求解之后，得到的错误位置多项式和错误估值多项式被送入CSEE模块，CSEE模块也设计成二度并行架构。

主权项

1.一种低硬件成本、高吞吐率的硬判决译码器架构，基于mCS‑RiBM硬判决译码器架构实现，改进之处包括下列几个方面：(1)采用并行结构来实现SC模块的功能，将校验子分为奇数部分和偶数部分分别进行计算，最后进行加和，计算2t个校验子，校验子计算电路的并行度因子为2，按照从高位到低位的顺序依次输入每路码元，在一个时钟周期内，校验子计算电路同时处理2个码元，在经过n/2个时钟周期后，计算出的校验子被送到KES模块来完成之后的运算；(2)译码过程的第二步是进行关键方程求解，将折叠技术引进基于mCS‑RiBM算法的KES模块，将相邻两个采用完全相同的更新方式的处理单元融合成一个折叠式处理单元，即，将前t个只采用RiBM更新方式的处理单元两两成折叠式PE1，将后t+1个既能采用RiBM更新方式、又能采用CS‑RiBM更新方式的处理单元两两成折叠式PE4；此外，设计出与折叠式处理单元相匹配的折叠式补偿单元，利用三种更新模式循环产生、传递涉及到的多项式系数，在折叠式处理单元和折叠式补偿单元中，寄存器级数相较原来均有增加，利用重定时技术将普通乘法器替换成流水线乘法器；(3)在完成关键方程求解之后，得到的错误位置多项式和错误估值多项式被送入CSEE模块，CSEE模块也设计成二度并行架构，即在一个时钟周期内，电路可以同时处理2个码元，CSEE模块需要n/2个时钟周期计算出所有错误位置和错误值。