[发明专利]一种低硬件成本、高吞吐率的硬判决译码器架构

说明书

本发明涉及一种低硬件成本、高吞吐率的硬判决译码器架构，基于mCS‑RiBM硬判决译码器架构实现，改进之处包括下列几个方面：(1)采用并行结构来实现SC模块的功能；(2)译码过程的第二步是进行关键方程求解，将折叠技术引进基于mCS‑RiBM算法的KES模块，将相邻两个采用完全相同的更新方式的处理单元融合成一个折叠式处理单元，利用重定时技术将普通乘法器替换成流水线乘法器；(3)在完成关键方程求解之后，得到的错误位置多项式和错误估值多项式被送入CSEE模块，CSEE模块也设计成二度并行架构。

技术领域

本发明属于信道编码中的差错控制编码领域，涉及一种低硬件成本、高吞吐率的硬判决译码器架构。

背景技术

信息社会的发展，对数据传输可靠性的要求日益提高，如何控制由传输信道引入的差错，保证数据的可靠传输成为系统设计必须关注的问题。自1948年香农的信道传输理论问世之后，差错控制编码成为了保证数据可靠传输的研究热点。作为一种重要的差错控制码，里德-所罗门(Reed-Solomon，RS)码以其优秀的纠错能力和相对简单的构造，被广泛应用于数据存储、数字视频广播、深空探测、无线通信、无线城域网等诸多领域。

RS码的译码算法主要有两大类：软判决译码算法和硬判决译码算法。硬判决虽然不能获得与软判决相当的译码增益，但是译码算法和VLSI实现都比较简单，因此成为目前的工业实现中的主流算法。硬判决RS译码器主要包括三个模块：校验子计算(SyndromeComputation，SC)、关键方程求解(KeyEquation Solver，KES)、钱搜索与错误估值(ChienSearch and Error Evaluation，CSEE)。作为最经典的KES算法，RiBM(Reformulatedinversionless Berlekamp-Massey)算法的硬件架构包含了3t+1个齐次的处理单元(ProcessingElement，PE)，排列规则，仅需要2t个时钟周期就可以完成错误位置多项式和错误估值多项式的计算，在本说明中，t代表RS码的纠错能力。在RiBM算法基础上衍生出的mCS-RiBM(modified Compensated Simplified-Reformulated inversionlessBerlekamp-Massey)算法，去掉了若干个冗余的处理单元，显著降低了硬件资源消耗。

值得注意的是，在现有的硬判决译码器架构中，KES模块的最小延迟是2t-1个时钟周期，相对于其他两个模块的延迟n个时钟周期来说很小，因而KES模块存在大量的空闲时间，造成了硬件资源的极度浪费。另外，由于每个PE中都包含1组乘法器-加法器组合(2个伽罗华域乘法器和1个伽罗华域加法器)，因此KES模块中是整个译码器中关键路径延迟最长、占用硬件资源最多的模块。综上所述，直接实现的译码器占用面积大、面积利用率低、吞吐率低。因此一种能够有效降低硬件成本、提高吞吐率的硬判决译码器架构设计方法需要得到进一步的研究。

发明内容

本发明的目的在于提供一种低硬件成本、高吞吐率的硬判决译码器架构，在保证译码性能的前提下，减少占据大量硬件资源的乘法器和加法器的数量，同时缩短译码器的关键路径延迟，以实现减小面积、提高吞吐率的目标。主要技术方案如下：

一种低硬件成本、高吞吐率的硬判决译码器架构，基于mCS-RiBM硬判决译码器架构实现，改进之处包括下列几个方面：

(1)采用并行结构来实现SC模块的功能，将校验子分为奇数部分和偶数部分分别进行计算，最后进行加和，计算2t个校验子，校验子计算电路的并行度因子为2，按照从高位到低位的顺序依次输入每路码元，在一个时钟周期内，校验子计算电路同时处理2个码元，在经过n/2个时钟周期后，计算出的校验子被送到KES模块来完成之后的运算；