[发明专利]一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法

摘要

本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ‑VDMOS器件及制造方法，将阶梯掺杂（变掺杂）的思想引入新结构，将漂移区超结中的超结P型柱区（11）进行阶梯掺杂，掺杂浓度由源极到漏极逐渐降低；同时超结N型柱区（12）也进行阶梯掺杂，掺杂浓度由源极到漏极逐渐升高。新型结构阶梯掺杂可以平衡漂移区的电荷，提高器件击穿电压的同时保持了器件好的导通电阻特性。并且新结构可以降低器件内部电荷存储，提高器件开关速度，当器件应用于功率集成电路时，可以有效降低开关损耗。

主权项

1. 一种具有P柱区和N柱区阶梯掺杂的SJ‑VDMOS器件，其特征在于：包括N衬底（10）、超结P型柱区（11）、超结N型柱区（12）、P型体区（13）、重掺杂N+区（14）、重掺杂P+区（15）、栅氧化层（16）、栅电极（17）、金属源极层（18）和金属漏极层（19）；其中，金属漏极层（19）两侧间的间距与N衬底（10）两侧间的间距相等，N衬底（10）覆盖设置于金属漏极层（19）的上表面，且N衬底（10）的两侧分别与金属漏极层（19）的两侧相对应；超结P型柱区（11）和超结N型柱区（12）相邻设置于N衬底（10）的上表面上，超结P型柱区（11）和超结N型柱区（12）彼此相对面相互对接，超结P型柱区（11）上背向超结N型柱区（12）的侧面与N衬底（10）上对应一侧相平齐，超结N型柱区（12）上背向超结P型柱区（11）的侧面与N衬底（10）上对应一侧相平齐；超结N型柱区（12）的高度高于超结P型柱区（11）的高度，超结P型柱区（11）中在竖直方向上、按预设P型电荷区阶数进行划分，获得各个 P型电荷区（20），且各个P型电荷区（20）的掺杂浓度沿竖直方向呈阶梯分布；超结N型柱区（12）中在竖直方向上、按预设N型电荷区阶数进行划分，获得各个 N型电荷区（21），且各个N型电荷区（21）的掺杂浓度沿竖直方向呈阶梯分布；P型体区（13）两侧之间的间距与超结P型柱区（11）两侧间的间距相等，P型体区（13）设置于超结P型柱区（11）的上表面，且P型体区（13）的两侧分别与超结P型柱区（11）的两侧相对应，P型体区（13）的上表面与超结N型柱区（12）的上表面相平齐，且P型体区（13）与超结N型柱区（12）彼此相对面相互对接；重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和小于P型体区（13）两侧之间的间距，重掺杂N+区（14）与重掺杂P+区（15）相邻内嵌设置于P型体区（13）的上表面，重掺杂N+区（14）的上表面、重掺杂P+区（15）的上表面均与P型体区（13）的上表面相平齐，重掺杂N+区（14）与重掺杂P+区（15）彼此相对面相互对接，重掺杂P+区（15）上背向重掺杂N+区（14）的一侧与P型体区（13）上背向超结N型柱区（12）的一侧相对接；金属源极层（18）两侧间的间距与N衬底（10）两侧间的间距相等，栅氧化层（16）内嵌设置于金属源极层（18）的下表面，栅氧化层（16）的下表面与金属源极层（18）的下表面相平齐，且栅氧化层（16）的其中一侧与金属源极层（18）的其中一侧相对接，栅氧化层（16）另一侧与金属源极层（18）另一侧之间的间距大于重掺杂P+区（15）两侧间间距，且栅氧化层（16）另一侧与金属源极层（18）另一侧之间的间距小于重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和；栅氧化层（16）与金属源极层（18）所构整体设置于超结N型柱区（12）上表面与P型体区（13）上表面，且栅氧化层（16）和金属源极层（18）彼此相对接的一侧与超结N型柱区（12）上背向超结P型柱区（11）的侧面相平齐，金属源极层（18）上远离栅氧化层（16）的一侧与重掺杂P+区（15）上背向重掺杂N+区（14）的一侧相平齐；栅电极（17）两侧间的间距小于栅氧化层（16）两侧间的间距，栅电极（17）内嵌设置于栅氧化层（16）上对接金属源极层（18）一侧的侧面上，栅电极（17）与N衬底（10）相平行，栅电极（17）上其中一侧与栅氧化层（16）上该内嵌设置侧面相平齐，且栅电极（17）上的另一侧位于栅氧化层（16）中，以及栅电极（17）上另一侧与金属源极层（18）上远离栅氧化层（16）的一侧间的间距、等于重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和。