[发明专利]用于侧向硬模凹槽减小的混合碳硬模有效
| 申请号： | 201780006952.6 | 申请日： | 2017-01-04 |
| 公开（公告）号： | CN108475640B | 公开（公告）日： | 2023-06-06 |
| 发明（设计）人： | 托马斯·琼万·权;程睿;阿布海杰特·巴苏·马利克;平尔萱;安在洙 | 申请（专利权）人： | 应用材料公司 |
| 主分类号： | H01L21/3213 | 分类号： | H01L21/3213;H10B43/27;H01L21/033;H01L21/02;H01L21/308;H01L21/311 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 11006 | 代理人： | 徐金国;赵静 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本公开内容的实施方式涉及改善的硬模材料和用于基板的图案化和蚀刻的方法。多个硬模可与图案化和蚀刻工艺共同使用以实现先进的装置架构。在一个实施方式中，第一硬模和第二硬模设置于基板上，所述基板具有设置于所述基板上的各种材料层。在第一蚀刻工艺期间可使用第二硬模以图案化第一硬模。可在第一硬模和第二硬模上沉积第三硬模，并且可使用第二蚀刻工艺以在材料层中形成通道。 | ||
| 搜索关键词： | 用于 侧向 凹槽 减小 混合 碳硬模 | ||
【主权项】：
1.一种基板处理方法，包含以下步骤：沉积第一硬模于设置于基板上的一个或多个材料层上；沉积第二硬模于所述第一硬模上；图案化所述第二硬模；执行第一蚀刻工艺以蚀刻所述第一硬模和所述第二硬模；保形地沉积第三硬模于所述一个或多个材料层、所述第一硬模和所述第二硬模上；和执行第二蚀刻工艺以蚀刻所述一个或多个材料层以形成通道于所述一个或多个材料层中。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
